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公开(公告)号：CN112241323A
公开(公告)日：2021-01-19
申请号：CN202011149390.0
申请日：2020-10-23
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F9/50
Abstract: 本申请公开了一种基于FPGA服务器的计算资源发现及管理方法、FPGA加速卡、FPGA服务器及基于FPGA服务器的计算资源发现及管理系统，该方法包括：获取并解析网络通信协议信息；基于网络通信协议信息与综合管理平台进行资源信息交互，以便综合管理平台发现FPGA加速卡；基于网络通信协议信息与综合管理平台进行管理信息交互，以便综合管理平台管理FPGA加速卡；该方法在FPGA加速卡与CPU等设备解耦后，通过将网络通信协议信息直接在FPGA加速卡上部署并实现的方式，在不存在CPU或BMC等设备的情况下允许FPGA加速卡直接与综合管理平台进行通信，缩短了数据传输路径，提高了数据交互效率。
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公开(公告)号：CN111736986A
公开(公告)日：2020-10-02
申请号：CN202010471493.2
申请日：2020-05-29
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本申请公开了一种深度学习模型的FPGA加速执行方法，包括：FPGA云服务器根据模型计算量和FPGA板卡计算量对待执行的深度学习模型进行拆分处理，得到深度学习模型中所有卷积核的拆分配置数据；根据拆分配置数据将深度学习模型中的卷积核部署至对应的FPGA板卡，得到多个待执行FPGA板卡；控制多个待执行FPGA板卡执行深度学习模型计算操作。通过将深度学习模型中的所有卷积核拆分至对应的FPGA板卡中进行计算操作，实现将模型拆分计算，而不是在少数几个FPGA板卡中加载过多的计算功能，避免产生硬件浪费，提高硬件性能的利用率。本申请还公开了一种深度学习模型的FPGA加速执行装置、服务器以及计算机可读存储介质，具有以上有益效果。
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公开(公告)号：CN111031044A
公开(公告)日：2020-04-17
申请号：CN201911285960.6
申请日：2019-12-13
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L29/06
Abstract: 本申请公开了一种报文解析硬件装置，包括报文获取模块、报文重组模块和多个解析模块，每个解析模块对应各自的消息头标志，其中：报文获取模块获取网络报文；多个解析模块同时在网络报文中查找对应的消息头标志并进行报文解析，得到各自的报文解析结果；报文重组模块将多个报文解析结果按照预设格式重组后输出。与逐一解析每个消息头标志对应的报文消息不同，本申请中多个解析模块同时对网络报文进行报文解析并得到报文解析结果，不需进行单线等待，处理时延大幅下降，明显提高了对网络报文的解析速度，同时本申请中网络报文中出现的错误不会影响后续报文的解析，具有更高的系统容错性。本申请还相应公开了一种具有相同有益效果的报文解析方法。
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公开(公告)号：CN105763366A
公开(公告)日：2016-07-13
申请号：CN201610067586.2
申请日：2016-01-29
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L12/24 , H04L12/26 , H04L12/703 , H04L12/709 , H04L12/803 , H04L12/939
CPC classification number: H04L41/0654 , H04L41/0659 , H04L43/0811 , H04L45/245 , H04L45/28 , H04L47/125 , H04L49/557
Abstract: 本发明公开的一种基于聚合链路实现的数据通信方法及装置中，该方法包括：当主机与交换机之间用于数据通信的聚合链路中出现故障链路时，对聚合链路进行拆分，并将故障链路由聚合链路中剔除；聚合链路为由多条物理链路聚合生成的；将聚合链路中除故障链路之外的其他物理链路聚合形成新的聚合链路，通过该新的聚合链路实现主机与交换机之间的数据通信。本申请公开的上述技术方案中，主机与交换机之间通过由多条链路组成的聚合链路进行数据通信，当聚合链路中出现故障链路时，通过将故障链路进行剔除，以及将除故障链路之外的其他链路聚合成新的聚合链路，供主机与交换机之间进行正常的数据通信，从而保证了主机与交换机之间链路的可靠性。
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