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公开(公告)号：CN107065450A
公开(公告)日：2017-08-18
申请号：CN201710325616.X
申请日：2017-05-10
Applicant: 株洲中车时代电气股份有限公司
Abstract: 本发明公开了一种功率半导体芯片，该芯片的光刻版及其曝光方法，方法包括：根据曝光场大小将大尺寸芯片划为两个以上的区域单元，根据芯片类型分为边角、边缘或中心区域单元的任一种，同一类型区域单元图形一致；将区域单元组合成光刻版，光刻版包括由芯片划分的所有区域单元类型，光刻版尺寸小于或等于芯片尺寸；利用遮光板选取光刻版上相应区域单元对硅片曝光；通过光刻机的硅片偏置和旋转设置，将曝光的区域单元图形转移至硅片相应位置，将剩余区域单元通过遮光板曝光窗口，及硅片偏置和旋转操作，逐一曝光。本发明能够解决现有芯片制作采用多块版拼接，光刻版数量多、成本大，拼接时容易造成误差，无法适用于具有复杂结构芯片制备的技术问题。
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公开(公告)号：CN107342317B
公开(公告)日：2020-08-14
申请号：CN201610280931.0
申请日：2016-04-29
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/423 , H01L29/739 , H01L21/331 , H01L21/28
Abstract: 本发明提供一种新型U型槽IGBT及其制作方法，其中，IGBT包括：半导体衬底和元胞区；元胞区包括位于半导体衬底表面内的第一基区、第二基区、位于第一基区中的第一源区、位于第二基区中的第二源区和位于第一基区与第二基区之间的U型槽，U型槽底部位于半导体衬底内，U型槽内表面覆盖有氧化层，且氧化层覆盖范围从U型槽内表面延伸至部分第一源区和部分第二源区，氧化层上覆盖有多晶硅层，且多晶硅层填满U型槽。上述IGBT结构，能更多的引入载流子，并且这种结构仅在导通时才引入大量的非平衡载流子，因此不会降低IGBT的击穿电压，能够明显的改善IGBT的导通电流密度与击穿电压之间的折中关系。
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公开(公告)号：CN109873032A
公开(公告)日：2019-06-11
申请号：CN201711268537.6
申请日：2017-12-05
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明公开了一种沟槽栅IGBT器件及其制造方法。该沟槽栅IGBT器件主要包括：P型基区；通过向P型基区注入N型离子而形成的两个第一N+掺杂区；两个沟槽，其宽度分别小于对应的两个第一N+掺杂区的宽度，使得两个沟槽在靠近彼此的一侧分别留有部分第一N+掺杂区；通过向位于两个部分第一N+掺杂区之间的P型基区注入N型离子而形成的第二N+掺杂区；接触孔，其底部的宽度小于第二N+掺杂区的宽度，使得接触孔两侧留有部分第二N+掺杂区；通过接触孔向P型基区的位于两个部分第一N+掺杂区之间的区域注入P型离子而形成的P+掺杂区；第一金属层。本发明可大幅降低寄生电阻，提高IGBT器件的抗闩锁能力。
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公开(公告)号：CN107065450B
公开(公告)日：2018-10-02
申请号：CN201710325616.X
申请日：2017-05-10
Applicant: 株洲中车时代电气股份有限公司
Abstract: 本发明公开了一种功率半导体芯片，该芯片的光刻版及其曝光方法，方法包括：根据曝光场大小将大尺寸芯片划为两个以上的区域单元，根据芯片类型分为边角、边缘或中心区域单元的任一种，同一类型区域单元图形一致；将区域单元组合成光刻版，光刻版包括由芯片划分的所有区域单元类型，光刻版尺寸小于或等于芯片尺寸；利用遮光板选取光刻版上相应区域单元对硅片曝光；通过光刻机的硅片偏置和旋转设置，将曝光的区域单元图形转移至硅片相应位置，将剩余区域单元通过遮光板曝光窗口，及硅片偏置和旋转操作，逐一曝光。本发明能够解决现有芯片制作采用多块版拼接，光刻版数量多、成本大，拼接时容易造成误差，无法适用于具有复杂结构芯片制备的技术问题。
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Patent Agency Ranking
公开(公告)号：CN108520857A
公开(公告)日：2018-09-11
申请号：CN201810295947.8
申请日：2018-03-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/329 , H01L29/868 , H01L29/06
Abstract: 本发明公开了一种快恢复二极管及其制造方法，其中制造方法包括：对二极管主体的背面的N型缓冲层表面进行氧化，形成氧化层；刻蚀二极管主体的背面的预定区域的氧化层，形成开窗口；通过开窗口对二极管主体进行P阱注入，形成P阱区；对剩余氧化层进行刻蚀，露来N++注入窗口；对N++注入窗口注入N++杂质，并进行激活，使得P阱区形成处于浮空状态，与阳极区和漂移区构成内置晶闸管。通过设形成P阱区，然后进行N++注入，使得P阱区形成处于浮空状态，与二极管主体的阳极区和漂移区构成内置晶闸管，协调二极管导通压降与软恢复性能之间的折中关系，使得无需减薄硅片即可获得更好的导通压降与软恢复特性之间的折中关系，获得高品质快恢复二极管。
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公开(公告)号：CN107564815A
公开(公告)日：2018-01-09
申请号：CN201610507639.8
申请日：2016-06-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/423 , H01L29/739
Abstract: 一种制作功率半导体的方法，该方法包括：步骤一、在衬底上形成预设厚度的栅氧化层；步骤二、对预设厚度的栅氧化层进行刻蚀，使得栅氧化层具有多种厚度，其中，栅氧化层的厚度从第一端到第二端呈现逐渐增大的趋势；步骤三、在刻蚀后的栅氧化层上形成多晶硅层。相较于现有的功率半导体制作方法，本方法制作得到的功率半导体更加平整，其工艺(例如记号对准、光刻及刻蚀等)难度得到有效降低，这样也就有助于提高功率半导体器件的性能以及芯片封装功能的可靠性。
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公开(公告)号：CN107564814A
公开(公告)日：2018-01-09
申请号：CN201610503033.7
申请日：2016-06-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/423 , H01L29/739
Abstract: 一种制作功率半导体的方法，包括：步骤一、在衬底上形成第一预设厚度的半导体层；步骤二、对第一预设厚度的半导体层进行刻蚀，得到第一目标台面；步骤三、在第一目标台面上形成第二多晶硅层；步骤四、在第二多晶硅层上继续形成半导体层，并对最终形成的半导体层进行刻蚀，得到第二目标台面，从而形成栅氧化层；步骤五、在第二目标台面上形成第一多晶硅层。利用该方法制作得到的功率半导体器件的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。
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公开(公告)号：CN107331702A
公开(公告)日：2017-11-07
申请号：CN201610282105.X
申请日：2016-04-29
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/06
CPC classification number: H01L29/7393 , H01L29/0696
Abstract: 本发明提供一种具有超结结构的载流子注入型IGBT，包括：半导体衬底和元胞区；元胞区包括位于半导体衬底表面内的第一基区、第二基区、位于第一基区中的第一源区、位于第二基区中的第二源区和位于第一基区与第二基区之间且与第一基区、第二基区平行设置的超结结构，其中，超结结构包括交替设置的N型区与P型区。上述IGBT结构采用超结结构，引入的N型区与P型区在IGBT承受反向电压时能相互耗尽，降低元胞区峰值电场强度，提高了IGBT的耐压能力，同时载流子存储区的掺杂浓度也能进一步提高。
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公开(公告)号：CN107240571A
公开(公告)日：2017-10-10
申请号：CN201710323534.1
申请日：2017-05-10
Applicant: 株洲中车时代电气股份有限公司
CPC classification number: H01L25/072 , H01L21/68 , H01L23/16
Abstract: 本发明公开了一种功率半导体芯片，包括该芯片的子模组及压接式封装模块，芯片包括：终端区，以及位于终端区内的有效区，有效区内设置有发射极区和栅极区。栅极区包括栅极电极、栅极母线，以及位于栅极电极外周的若干个外围栅极，栅极电极位于外围栅极包围区域的中心，栅极电极与外围栅极通过栅极母线相连。外围栅极包围的区域被栅极母线分隔成大小相同的若干子区域，该子区域内布置有发射极电极。外围栅极之间设置有断点，断点以中心和/或轴对称分布，位于外围栅极包围区域内和外围栅极外的发射极区通过断点连通。本发明能够解决现有模块难以实现各子模组间界面的均衡接触，以及结构和工艺复杂，成品率难以提高，难以实现批量制造的技术问题。
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