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公开(公告)号：CN1282920C
公开(公告)日：2006-11-01
申请号：CN200410005379.1
申请日：1998-08-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/30058 , G06F8/447 , G06F9/30021 , G06F9/30072 , G06F9/30094 , G06F9/30145 , G06F9/30167 , G06F9/30181 , G06F9/3842
Abstract: 一种译码和执行指令列的处理器，其特征在于，包括：输入装置，用于输入由分配在该处理器的指令集中的指令构成的指令列；译码装置，可以对分配到所述指令集中的指令译码并对所述输入装置输入的指令列中的每一个指令逐一译码，条件标记，用于保持预定条件成立与否的判断结果；判断装置，在所述译码装置对第一条件译码时，判断该第一条件是否成立，并将该判断结果保持到所述条件标记中，在所述译码装置对第二条件译码时，判断该第二条件是否成立，并将该判断结果保持到所述条件标记中；执行装置，在所述译码装置对条件成立时执行指令所包含的操作代码进行译码的情况下，只有所述条件标记所保持的判断结果成立时，才执行该操作代码表示的操作。
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公开(公告)号：CN1853172A
公开(公告)日：2006-10-25
申请号：CN200480027116.9
申请日：2004-11-02
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/126 , G06F12/121
Abstract: 本发明的高速缓冲存储器包括：W标志设定部(40)，对于保持高速缓冲的单位数据的每个高速缓冲项目，将表示存取顺序的顺序数据与实际的存取顺序相反地进行变更；以及替换部(39)，根据变更后的顺序数据来选择并替换应替换的高速缓冲项目。
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公开(公告)号：CN1591374A
公开(公告)日：2005-03-09
申请号：CN200410085143.3
申请日：2004-08-02
Applicant: 松下电器产业株式会社
IPC: G06F13/28
CPC classification number: G06F13/28
Abstract: 本发明提供了一种DMA传输控制器，该DMA传输控制器包括：传输参数存储单元，用于存储总线占用时间值以及用于多个逻辑处理器中的每个的一组或多组DMA传输的传输参数；数据传输执行单元，用于根据DMA传输参数来执行DMA传输；控制单元，用于控制DMA传输参数的接收和传输，以及DMA传输的开始和中断；以及时间测量单元，用于当每一个逻辑处理器的第一个DMA传输开始时，开始测量总线占用逝去时间。当总线占用逝去时间达到总线占用时间值时，控制单元中断所执行的DMA传输以根据与规定顺序的逻辑处理器相关的传输参数来开始执行DMA传输。
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公开(公告)号：CN100517273C
公开(公告)日：2009-07-22
申请号：CN200480038533.3
申请日：2004-12-21
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/0804 , G06F12/0886 , G06F12/127
Abstract: 本发明的高速缓冲存储器与保持高速缓冲的单位数据的高速缓冲条目相对应地具有表示该高速缓冲条目是否有效的有效标志、和表示是否对该高速缓冲条目进行了写入的脏标志；并且具有标志改变部，该标志改变部根据来自处理器的指示，不从存储器加载数据，而对高速缓冲条目设定作为标记的地址，并设置有效标志，或者在保持被重写且没有被反写的数据的状态下对高速缓冲条目重置脏标志。
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公开(公告)号：CN100388253C
公开(公告)日：2008-05-14
申请号：CN200410085143.3
申请日：2004-08-02
Applicant: 松下电器产业株式会社
IPC: G06F13/28
CPC classification number: G06F13/28
Abstract: 本发明提供了一种DMA传输控制器，该DMA传输控制器包括：传输参数存储单元，用于存储对于由主处理器执行的多个逻辑处理器的总线占用时间值和一组或多组直接存储器存取传输的传输参数；数据传输执行单元，用于根据DMA传输参数来执行DMA传输；控制单元，用于控制DMA传输参数的接收和传输，以及DMA传输的开始和中断；以及时间测量单元，用于当每一个逻辑处理器的第一个DMA传输开始时，开始测量总线占用逝去时间。当总线占用逝去时间达到总线占用时间值时，控制单元中断所执行的DMA传输以根据与规定顺序的逻辑处理器相关的传输参数来开始执行DMA传输。
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Patent Agency Ranking
公开(公告)号：CN101156134A
公开(公告)日：2008-04-02
申请号：CN200680011388.9
申请日：2006-03-07
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/381 , G06F9/30047 , G06F9/30054 , G06F9/3804 , G06F9/3808
Abstract: 本发明的处理器(100)包括：主指令缓冲器(122)，存储并提供从所述指令高速缓冲存储器(10)提取的一个以上的指令；TAR用指令缓冲器(123)，存储并辅助提供从所述指令高速缓冲存储器(10)提取的一个以上的指令；选择器(121)，将一般指令缓冲器(122)及TAR用指令缓冲器(123)中的任一个选择为指令提供源；以及指令获取控制部(102)，在执行TAR用充指令的情况下，提取由TAR用充指令确定的一个以上的指令并存储到TAR用指令缓冲器(123)，在反复提供所提取的指令时，控制选择器(121)从而选择TAR用指令缓冲器(123)，通过选择器(121)使TAR用指令缓冲器(123)提供指令。
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公开(公告)号：CN1302380C
公开(公告)日：2007-02-28
申请号：CN200410032202.0
申请日：2004-03-24
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/30072 , G06F8/447 , G06F9/325
Abstract: 本发明提供一种电路规模小、且可以低功耗高速执行循环处理的处理器，具备解码部与运算部等，当解码部译码指令[jloop C6，C1：C4，TAR，Ra]时，执行如下一系列处理，即(1)在寄存器Ra小于0的情况下，将条件标志C4设成0，(2)将条件标志C2的值传送给条件标志C1，将条件标志C3的值传送给条件标志C2，将条件标志C4的值传送给条件标志C3和C6，(3)对寄存器Ra加上-1，并存储在寄存器Ra中，(4)分支到分支寄存器(TAR)所示的地址。在跳跃缓冲器中未填充分支目的地的指令的情况下，填充分支目的地的指令。
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公开(公告)号：CN1645328A
公开(公告)日：2005-07-27
申请号：CN200510052131.5
申请日：2002-09-20
Applicant: 松下电器产业株式会社
IPC: G06F9/45
CPC classification number: G06F9/3853 , G06F9/30072 , G06F9/3822
Abstract: 处理器在执行阶段以前，用指令发出控制部31对超过搭载的运算器个数的指令解码，进行执行条件的判定，对于条件为假的指令，使该指令自身无效化，进行分配，使后续的有效指令有效地使用运算器(硬件)。编译装置进行安排，使执行条件为真的指令的个数不超过硬件并行度的上限。在各周期中，并行配置的指令个数自身可以超过硬件并行度。克服了以下问题：在条件执行指令中，当条件不成立时，作为无动作指令执行，使硬件的利用率低，有效性能下降。
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公开(公告)号：CN1145878C
公开(公告)日：2004-04-14
申请号：CN98120299.3
申请日：1998-08-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/30058 , G06F8/447 , G06F9/30021 , G06F9/30072 , G06F9/30094 , G06F9/30145 , G06F9/30167 , G06F9/30181 , G06F9/3842
Abstract: 一种处理器，设有：在第一条件与第二条件具有互相排他的关系时，当含有特定操作代码和第一条件的第一条件指令被分配到该处理器的指令集中时，含有上述特定操作代码和第二条件的第二条件指令则不被分配，用于保持执行结果的状态的保持装置；用于对第一条件指令进行译码的译码装置；用于根据上述状态以判断是否满足第一条件的判断装置；以及，在满足时执行操作的执行装置。
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公开(公告)号：CN1467622A
公开(公告)日：2004-01-14
申请号：CN03138541.9
申请日：2003-06-03
Applicant: 松下电器产业株式会社
IPC: G06F9/30
CPC classification number: G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30145 , G06F9/30167 , G06F9/3885 , G06F9/3887 , G06F15/8015
Abstract: 提供一种执行对作为SIMD运算对象的操作数位置的约束少、弹性高的SIMD运算的处理器。具备解码部(20)和运算部(40)等，若解码部(20)译码命令[vxaddh Rc，Ra，Rb]，则算术逻辑、比较运算器(41)等(i)将寄存器Ra的上位16位与寄存器Rb的下位16位相加，将结果存储在寄存器Rc的上位16位中，同时，(ii)将寄存器Ra的下位16位与寄存器Rb的上位16位相加，将结果存储在寄存器Rc的下位16位中。
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