公开(公告)号：CN115081381B

公开(公告)日：2024-10-15

申请号：CN202210707368.6

申请日：2022-06-21

Applicant: 上海伴芯科技有限公司 ,  复旦大学

Inventor： 鞠子怡 ,  刘怡婷 ,  周海 ,  王佳 ,  杨帆 ,  曾璇 ,  尚笠 ,  董明智 ,  李正明

IPC: G06F30/392 ,  G06N3/0455 ,  G06N3/042 ,  G06N3/09

Abstract: 本发明提供了一种基于图神经网络的芯片布图规划方法、装置及存储介质，包括：生成具有最优模块布局的训练数据集；基于变分图自动编码器框架构建模块布局模型；用训练数据集训练模块布局模型，得到训练好的模块布局模型，使之学习到最优模块布局的关键特征；根据目标芯片的电路网表对目标芯片的电路进行电路划分，得到所有模块以及模块之间的互连信息；根据模块之间的互连信息，利用训练好的模块布局模型确定每个模块在目标芯片中的位置。本发明提供的布图规划方法相对传统的数学解析法或构造法具有更快的收敛速度和更强的线长优化能力。

公开(公告)号：CN102054089B

公开(公告)日：2013-08-21

申请号：CN201010510296.3

申请日：2010-10-18

Applicant: 复旦大学

Inventor： 曾璇 ,  周海 ,  陶俊 ,  龚旻

IPC: G06F17/50

Abstract: 本发明涉及针对工艺偏差影响下带有透明锁存器的数字集成电路进行速度分级的方法，包括：步骤1，计算带有透明锁存器的数字集成电路的最小时钟周期累计密度分布函数；步骤2，根据上述最小时钟周期累计密度分布函数采用贪婪算法来计算最优时钟周期等级分界点以最大化销售利润；步骤3，通过求解字母序二叉树带权最短路径问题确定时钟周期等级分界点的最优测试顺序以最小化测试成本，从而在同时考虑销售利润和测试成本的情况下，以低计算复杂度和高计算精度最大化集成电路的设计价值。

公开(公告)号：CN101964003A

公开(公告)日：2011-02-02

申请号：CN200910055399.2

申请日：2009-07-24

Applicant: 复旦大学

Inventor： 曾璇 ,  尚笠 ,  周海 ,  杨帆 ,  陆瀛海 ,  朱恒亮

IPC: G06F17/50

Abstract: 本发明涉及一种集成电路可靠性分析方法和装置，该分析方法建立了同时考虑NBTI效应和工艺参数扰动的单元电路延时老化随机分析基准模型，提出了缩放函数以及等效老化时间概念来快速从基准模型求解单元电路在实际工作环境下的延时统计分布，提出了一种电路的预裁剪过程，降低了可靠性分析的复杂度。本发明的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和处理器。本发明同时考虑了工艺参数扰动、NBTI效应和电路工作环境对可靠性的影响，利用缩放函数、等效老化时间及预裁剪技术可以有效降低可靠性分析的复杂度，实现对超大规模集成电路考虑工艺偏差的可靠性的快速分析。