一种基于FPGA的加噪信号同步时钟提取装置

    公开(公告)号:CN102611447B

    公开(公告)日:2014-03-05

    申请号:CN201210081140.7

    申请日:2012-03-26

    Applicant: 东北大学

    Abstract: 一种基于FPGA的加噪信号同步时钟提取装置,属于通信控制领域。加噪信号同步时钟提取装置包括AD采样电路,包括在FPGA中实现的数据采集模块、FIR低通滤波模块、电平判决模块、边缘检测模块、同频时钟生成模块和相位调整模块,本发明的数据采集和处理均使用硬件实现,充分发挥了硬件加速的优势;在FPGA平台上,使用verilog语言进行编程,实现系统的模块化,设计150阶FIR低通滤波器,对滤波后的信号检测上升下降沿,得到同步信号的周期,再通过同步相位,完成同步信号的提取,实现系统具有良好抗噪性、高速、高精确度的优点。

    从蓝宝石粗研磨废料浆中回收碳化硼并重复利用的方法

    公开(公告)号:CN104692386B

    公开(公告)日:2016-08-24

    申请号:CN201510052653.9

    申请日:2015-02-02

    Applicant: 东北大学

    Abstract: 从蓝宝石粗研磨废料浆中回收碳化硼并重复利用的方法,按以下步骤进行:(1)将蓝宝石粗研磨废料浆加水稀释后固液分离得到固体物料;(2)将固体物料与酸液混合后进行常温常压酸洗和高温高压酸洗得到净化物料;(3)将净化物料进行板框压滤、水洗,得到水洗物料;(4)将水洗物料以水为介质进行球磨破碎、酸洗除杂后再板框压滤、水洗,然后沉降水选,干燥后制成碳化硼微粉;或者将水选物料直接干燥后用气流磨粉碎,然后进行沉降水选,干燥后制成碳化硼微粉;或者将水选物料干燥后用风力分级机制成碳化硼微粉。本发明的方法不需再额外碱洗除Al2O3;具有流程短、能耗低、污染小、科学合理、简单易行,实用性强、回收率高等优点。

    一种研磨液用碳化硼粉的制备方法

    公开(公告)号:CN105776220A

    公开(公告)日:2016-07-20

    申请号:CN201610176239.3

    申请日:2016-03-25

    Applicant: 东北大学

    CPC classification number: C09K3/1409 C01P2004/60

    Abstract: 一种研磨液用碳化硼粉的制备方法,按以下步骤进行:(1)准备重量纯度95~99%的碳化硼原料,其中的针状和片状晶体的体积百分比≤1%;(2)将碳化硼原料破碎获得碳化硼碎料;(3)经过一级风力分级和二级振动筛分,或者经过一级振动筛分、二级沉降水选和二次干燥;获得研磨液用碳化硼粉的低品位磨料;或者经过多级筛分及水选,获得研磨液用碳化硼粉的高品位微粉。本发明的方法制备的产品配置成研磨液用于研磨时,不仅研磨速率快,而且研磨表面平整度高,大大降低了产品的研磨成本。

    一种用蓝宝石精研磨废料浆制备碳化硼超微粉的方法

    公开(公告)号:CN105693250A

    公开(公告)日:2016-06-22

    申请号:CN201610046019.9

    申请日:2016-01-22

    Applicant: 东北大学

    Abstract: 一种用蓝宝石精研磨废料浆制备碳化硼超微粉的方法,属于超硬材料加工技术领域。该方法主要是通过固液分离、破碎、提纯、水选和干燥工序即可将蓝宝石精研磨废料浆中碳化硼进行回收,并用于制备碳化硼超细耐火材料、碳化硼无压烧结材料及碳化硼热压烧结材料。本发明方法实现了精研磨废料浆中碳化硼的综合回收,减少环境污染,大幅度降低了蓝宝石的加工成本;并且提供了一种以废料浆为原料制备碳化硼超微粉的方法,变废为宝,实现了资源的二次利用,此外,由于废料浆中碳化硼的粒度较细,可避免常规超微粉加工过程中的冗长的多级破碎工序,明显降低了超微粉的加工难度。本发明方法具有流程短、能耗低、污染小、简单易行、实用性强等优点。

    一种基于FPGA的加噪信号同步时钟提取装置

    公开(公告)号:CN202586998U

    公开(公告)日:2012-12-05

    申请号:CN201220117235.5

    申请日:2012-03-26

    Applicant: 东北大学

    Abstract: 一种基于FPGA的加噪信号同步时钟提取装置,属于通信控制领域。加噪信号同步时钟提取装置包括AD采样电路,包括在FPGA中实现的数据采集模块、FIR低通滤波模块、电平判决模块、边缘检测模块、同频时钟生成模块和相位调整模块,本实用新型的数据采集和处理均使用硬件实现,充分发挥了硬件加速的优势;在FPGA平台上,使用verilog语言进行编程,实现系统的模块化,设计150阶FIR低通滤波器,对滤波后的信号检测上升下降沿,得到同步信号的周期,再通过同步相位,完成同步信号的提取,实现系统具有良好抗噪性、高速、高精确度的优点。

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