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公开(公告)号：CN105573786B
公开(公告)日：2020-06-09
申请号：CN201510930865.2
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/445
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中系统存储器包括一或多页表，用以存储虚拟地址和物理地址间的映射。
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公开(公告)号：CN105573720B
公开(公告)日：2019-03-12
申请号：CN201510927596.4
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 该装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，且若第一加载微指令是指示从规定的资源而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，在第一加载微指令被派送后的第一数量的时钟周期之后，用以派送和第一加载微指令相依的新微指令以进行执行，且若在保留总线上指示了第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括用以执行中断操作的高阶可编程中断控制器。
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公开(公告)号：CN105573714B
公开(公告)日：2019-03-12
申请号：CN201510930218.1
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/24
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示，其中规定的加载微指令要求至少一第一数量的时钟周期以提取所述操作数。第二保留站耦接至保留总线，且在第一加载微指令派送的第一数量的时钟周期后，派送和第一加载微指令相依的一或多个新微指令以进行执行，且若在保留总线上指示了，第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。
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公开(公告)号：CN105573721B
公开(公告)日：2019-03-01
申请号：CN201510930120.6
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是多个规定的加载微指令的其中一个，在总线进行检测和指示。第二保留站在第一加载微指令派送后的第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若在总线上指示了，第一加载微指令是多个规定的加载微指令的其中一个，第二保留站缓存一或多个新微指令的派送，直到第一加载微指令取得操作数。非内核资源包括熔丝阵列以存储对应乱序处理器的规定的加载微指令，且在初始化时，乱序处理器存取熔丝阵列以决定规定的加载微指令。
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Patent Agency Ranking
公开(公告)号：CN105607893B
公开(公告)日：2019-02-15
申请号：CN201510926897.5
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法，该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期之后，派送和第一加载微指令相依的一或多个新微指令以进行执行，以及若在保留总线上指示了，第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器。
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公开(公告)号：CN104267928B
公开(公告)日：2018-01-26
申请号：CN201410482537.6
申请日：2014-09-19
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/30
CPC classification number: G06F9/3001 , G06F8/654 , G06F9/30181 , G06F15/7892 , G06F17/5054
Abstract: 本发明提供一种微处理器及用于微处理器的动态重设方法。该微处理器包括：多个动态重设功能性单元；一指纹；一指纹单元，其中当该多个动态重设功能单元依据一第一配置设定以执行多个指令时，该指纹单元依据一数学运算以累计关于该多个指令的一指令信息，藉以产生一结果；以及一重设单元，用以依据一第二配置设定重设该多个动态重设功能单元以执行该多个指令，藉以回应该结果与该指纹相符。
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公开(公告)号：CN105993003A
公开(公告)日：2016-10-05
申请号：CN201480065921.4
申请日：2014-11-26
Applicant: 上海兆芯集成电路有限公司
Inventor： 柯林.艾迪
IPC: G06F12/00
CPC classification number: G06F12/0891 , G06F12/1027 , G06F12/1036 , G06F12/1063 , G06F12/109 , G06F15/7839 , G06F2212/1016 , G06F2212/1044 , G06F2212/683
Abstract: 一种转译后备缓冲器(TLB)。此转译后备缓冲器包含多个项目，其中，各该项目用以保存一地址转译与一区域有效比特向量；其中，该区域有效比特向量的各个比特由一x86指令集架构的进程内容标识符(PCID)的不同值所映射。此转译后备缓冲器还包含一输入，接收一无效化比特向量，其比特对应于该多个项目的该区域有效比特向量的比特。此转译后备缓冲器还包含逻辑，对于该多个项目中对应有该无效化比特向量的一设定比特的各该项目，同时无效化各该项目的该区域有效比特向量的一比特。
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公开(公告)号：CN105607893A
公开(公告)日：2016-05-25
申请号：CN201510926897.5
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
CPC classification number: G06F9/3838 , G06F9/30043 , G06F9/3824 , G06F9/3834 , G06F9/3836 , G06F9/3855 , G06F9/3861
Abstract: 用以改善在处理器中重新执行加载的装置与方法，该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期之后，派送和第一加载微指令相依的一或多个新微指令以进行执行，以及若在保留总线上指示了，第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器。
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公开(公告)号：CN105511842A
公开(公告)日：2016-04-20
申请号：CN201510930306.1
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
CPC classification number: G06F9/3838 , G06F9/30043 , G06F9/3824 , G06F9/3836 , G06F9/384 , G06F9/3855 , G06F9/3861 , G06F9/3808 , G06F9/3814 , G06F9/3869
Abstract: 用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从规定的资源而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送相依的新微指令，以及若在保留总线上指示了第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。多个规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中规定的加载微指令用以决定系统存储器的写入结合的存储器空间。
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