-
公开(公告)号：CN111198657A
公开(公告)日：2020-05-26
申请号：CN201911104897.1
申请日：2019-11-13
Applicant: 三星电子株式会社
Abstract: 提供存储器控制器、操作存储器控制器的方法和存储器系统。所述存储器系统包括：存储器装置，包括构成多个子集的多个存储器单元；以及存储器控制器，用于控制存储器装置。存储器控制器控制存储器装置，以管理指示由存储器装置针对所述多个子集中的每个子集执行的读取操作的数量的读取计数，并且基于与所述多个子集之中的子集对应的读取计数对所述子集执行恢复操作。所述多个子集中的每个子集包括多个页。所述多个页中的每个页是在所述多个存储器单元中执行读取操作的单位。
-
公开(公告)号：CN108874701A
公开(公告)日：2018-11-23
申请号：CN201810376289.5
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G06F13/16
CPC classification number: G06F3/0659 , G06F3/0604 , G06F3/0656 , G06F3/0685 , G06F12/0292 , G06F12/0868 , G06F12/0895 , G06F13/16 , G06F2212/1024 , G06F2212/1048 , G06F2212/214 , G06F2212/313 , G06F13/1694 , G06F13/1673
Abstract: 提供用于混合存储器中的写入和刷新支持的系统和方法。一种存储器模块包括：存储器控制器，包括：主机层；介质层，被连接到非易失性存储器；逻辑核，被连接到主机层、介质层和易失性存储器，其中，逻辑核存储包括多个行的第一写入组表，并且逻辑核被配置为：接收包括高速缓存行地址和写入组标识符的持久写入命令；接收与所述持久写入命令相关联的数据；将所述数据写入到易失性存储器的所述高速缓存行地址；将所述高速缓存行地址存储在第二写入组表的多个缓冲器中的被选择的缓冲器中，其中，所述被选择的缓冲器与所述写入组标识符相应；更新第一写入组表的行以标识所述被选择的缓冲器的包括有效条目的位置，其中，所述行与所述写入组标识符相应。
-
公开(公告)号：CN106997324A
公开(公告)日：2017-08-01
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
-
公开(公告)号：CN106057242A
公开(公告)日：2016-10-26
申请号：CN201610212732.6
申请日：2016-04-07
Applicant: 三星电子株式会社
IPC: G11C16/34
CPC classification number: G06F1/10 , G06F1/04 , G06F5/06 , G11C16/3431 , G11C16/3422
Abstract: 一种包括存储器控制器的存储系统，该存储器控制器具有经由通道连接存储器组的通道接口。每个通道接口与从输入时钟得出的从时钟同步地传递控制、地址和/或数据(CAD)信号到经通道连接的存储器组。通过通道接口的应用唯一地生成的各种从时钟指定相位/频率调制或者时间延迟，以使得相应的CAD信号特征为偏斜的转换定时。
-
公开(公告)号：CN112530484B
公开(公告)日：2024-09-24
申请号：CN202010535290.5
申请日：2020-06-12
Applicant: 三星电子株式会社
Abstract: 公开了一种存储器模块及其操作方法。所述存储器模块包括：装置控制器，基于包括第一时钟信号、第一数据信号和第一数据选通信号的第一接口与主机装置通信，并且根据来自主机装置的操作模式控制值在第一操作模式或第二操作模式中的一种操作模式下操作；以及存储器装置，基于包括第二数据信号和第二数据选通信号的第二接口与装置控制器通信。装置控制器包括：逻辑电路，当在第一操作模式下对被主机装置识别的作为虚拟接口的第三接口执行训练时，根据来自主机装置的训练控制值将预定的训练结果值发送到主机装置。
-
Patent Agency Ranking
公开(公告)号：CN108874701B
公开(公告)日：2023-04-28
申请号：CN201810376289.5
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 提供用于混合存储器中的写入和刷新支持的系统和方法。一种存储器模块包括：存储器控制器，包括：主机层；介质层，被连接到非易失性存储器；逻辑核，被连接到主机层、介质层和易失性存储器，其中，逻辑核存储包括多个行的第一写入组表，并且逻辑核被配置为：接收包括高速缓存行地址和写入组标识符的持久写入命令；接收与所述持久写入命令相关联的数据；将所述数据写入到易失性存储器的所述高速缓存行地址；将所述高速缓存行地址存储在第二写入组表的多个缓冲器中的被选择的缓冲器中，其中，所述被选择的缓冲器与所述写入组标识符相应；更新第一写入组表的行以标识所述被选择的缓冲器的包括有效条目的位置，其中，所述行与所述写入组标识符相应。
-
公开(公告)号：CN107844265B
公开(公告)日：2022-12-06
申请号：CN201710822187.7
申请日：2017-09-13
Applicant: 三星电子株式会社
IPC: G06F3/06 , G06F12/0871 , G06F12/1009
Abstract: 提供了一种操作存储器控制器的方法和操作包括存储器控制器的计算系统的方法。根据本发明构思的示例实施例的操作存储器控制器的方法包括：通过存储器控制器按顺序地从主机接收每一个均具有第一尺寸的第一数据段；通过存储器控制器在缓冲器中按顺序地存储第一数据段，直到存储在存储器控制器中所包括的缓冲器中的数据当中的被改变的数据的尺寸总和为第二尺寸；以及通过存储器控制器将具有第二尺寸的被改变的数据编写在非易失性存储器的存储器空间中，作为第二数据段。
-
公开(公告)号：CN112416649B
公开(公告)日：2022-07-12
申请号：CN202010805371.2
申请日：2020-08-12
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种存储器控制器包括：故障确定电路，接收第一奇偶校验、第二奇偶校验和从存储器设备的第一行读出的数据，并且基于使用第一奇偶校验的第一错误检测操作的结果和使用第二奇偶校验的第二错误检测操作的结果来确定第一行是否故障；奇偶校验存储电路，存储用于修复存储器设备的多个行中的行的故障的修复奇偶校验，其中，多个行构成修复单元，并且其中，修复单元包括第一行以及一个或多个第二行；以及恢复电路，在确定第一行是故障行时通过使用第二行中的至少一行的数据和修复奇偶校验来修复第一行的故障。
-
公开(公告)号：CN113076058A
公开(公告)日：2021-07-06
申请号：CN202011479676.5
申请日：2020-12-15
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 提供了一种操作存储设备的方法、操作存储系统的方法和存储模块。在一种操作基于网络的存储设备的方法中，将多个存储设备之中的具有第一本地密钥的第一存储设备设置为第一主存储设备。所述存储设备通过网络彼此连接。所述第一存储设备基于从外部主机设备接收的第一控制信号设置和管理所述多个存储设备中的至少一部分存储设备的卷。所述第一存储设备从所述多个存储设备之中的具有第二本地密钥的第二存储设备接收所述第二本地密钥。所述第一存储设备向所述外部主机设备发送所述第一本地密钥和所述第二本地密钥。
-
公开(公告)号：CN112416649A
公开(公告)日：2021-02-26
申请号：CN202010805371.2
申请日：2020-08-12
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种存储器控制器包括：故障确定电路，接收第一奇偶校验、第二奇偶校验和从存储器设备的第一行读出的数据，并且基于使用第一奇偶校验的第一错误检测操作的结果和使用第二奇偶校验的第二错误检测操作的结果来确定第一行是否故障；奇偶校验存储电路，存储用于修复存储器设备的多个行中的行的故障的修复奇偶校验，其中，多个行构成修复单元，并且其中，修复单元包括第一行以及一个或多个第二行；以及恢复电路，在确定第一行是故障行时通过使用第二行中的至少一行的数据和修复奇偶校验来修复第一行的故障。
-
-
-
-
-
-
-
-
-
Search Results
43
records
(took 0.055 seconds)
