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公开(公告)号：CN101303599A
公开(公告)日：2008-11-12
申请号：CN200810096722.6
申请日：2008-05-09
Applicant: 株式会社东芝
CPC classification number: H04L9/008 , G06F11/085
Abstract: 第一算术运算器(11)包括用于将由来自中央控制器(31)的命令发送的数值数据编码为模算术码的第一模算术编码编码器(11b)，第一算术运算处理器(11a)使用模算术编码的数值数据作为输入操作数，用于基于来自中央控制器(13)的指令执行算术运算，以提供模算术码形式的输出，和用于确定在自第一算术运算处理器输出的数值数据中有无比特错误，如果检测有，纠正比特错误以输出解码的数值数据的第一模算术码解码器(11c)。
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公开(公告)号：CN102567174B
公开(公告)日：2015-01-28
申请号：CN201110311111.0
申请日：2011-10-14
Applicant: 株式会社东芝
IPC: G06F11/30
CPC classification number: G06F11/30 , G06F11/3024 , G06F11/3466 , G06F11/3476 , G06F11/348 , G06F2201/86 , G06F2201/865 , G06F2201/88
Abstract: 一种微处理器操作监视系统，其自己的任务是通过针对构成程序的每个任务预先关联接下来要启动的任务的任务号构成的，并且通过比较和确定通告的任务与要启动的任务是否匹配来检测微处理器操作的异常。
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公开(公告)号：CN102375409A
公开(公告)日：2012-03-14
申请号：CN201110230946.3
申请日：2011-08-12
Applicant: 株式会社东芝
IPC: G05B9/03
CPC classification number: G05B9/03 , G05B19/0428 , G05B2219/24187
Abstract: 本发明涉及冗余化控制系统及其运算数据的传送方法，该传送方法具备：生成第一运算数据，使用返送时的错误检测用的第一生成算法，生成第一生成数据的步骤；生成第二运算数据，使用错误检测用的第二生成算法，生成第二生成数据的步骤；相互将第一/第二运算数据进行比较对照的步骤；发送包括一致的运算数据和第一/第二生成数据的传送数据的步骤；在接收装置中，根据运算数据和预先设定的第一/第二生成算法，生成第三/第四生成数据的步骤；将第一/第三生成数据进行比较对照并将第一/第三生成数据进行比较对照，检测接收到的运算数据的错误的步骤。
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公开(公告)号：CN101303599B
公开(公告)日：2010-12-15
申请号：CN200810096722.6
申请日：2008-05-09
Applicant: 株式会社东芝
CPC classification number: H04L9/008 , G06F11/085
Abstract: 第一算术运算器(11)包括用于将由来自中央控制器(31)的命令发送的数值数据编码为模算术码的第一模算术编码编码器(11b)，第一算术运算处理器(11a)使用模算术编码的数值数据作为输入操作数，用于基于来自中央控制器(13)的指令执行算术运算，以提供模算术码形式的输出，和用于确定在自第一算术运算处理器输出的数值数据中有无比特错误，如果检测有，纠正比特错误以输出解码的数值数据的第一模算术码解码器(11c)。
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公开(公告)号：CN101876963A
公开(公告)日：2010-11-03
申请号：CN201010158624.8
申请日：2010-03-31
Applicant: 株式会社东芝
CPC classification number: G06F13/4282
Abstract: 本发明提供PCI.Express通信系统及其通信方法，该方法由以下步骤构成：在TLP摘要中，事务层的电路检测错误，对于发送数据设定错误信息，接收到根联合体(1)发送的存储器读取请求的终端(3a)在对应于被请求的TLP的第1数据的发送中检测出错误的情况下，将错误信息设置到TLP摘要中而返回带数据的完结信号的步骤；根联合体(1)将基于错误信息的存储器读取请求发送给终端的步骤；终端返回被请求的第2数据的步骤；以及根联合体在保持的第1数据的错误位置上覆盖第2数据而完成该应答的步骤。
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Patent Agency Ranking
公开(公告)号：CN101587460A
公开(公告)日：2009-11-25
申请号：CN200910203615.3
申请日：2009-05-19
Applicant: 株式会社东芝
IPC: G06F13/16
CPC classification number: G06F11/0793 , G06F11/0745
Abstract: 一种存储器控制单元(21)，根据来自主设备的指令控制向所述从设备写入和从中读取数据。总线诊断线(4)在不经过所述地址总线和控制信号线的情况下直接从总线信号控制电路(2)连接到从设备(3)的总线信号接收端(31)。总线信号异常处理单元(23)将从总线信号控制电路(2)向地址总线和控制信号线输出的输出总线信号与通过总线诊断线反馈的反馈总线信号相比较以便确定差异的存在/不存在。当在总线信号异常处理单元(23)中确定存在差异时，存储器控制单元(21)延长正执行的操作的总线周期。
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公开(公告)号：CN107005451B
公开(公告)日：2020-08-18
申请号：CN201580061837.X
申请日：2015-12-18
Applicant: 株式会社东芝
IPC: H04L12/403 , H04L12/40
Abstract: 实施方式的传输系统，包括经由一个传输路径连接的多个传输站，继该多个传输站中的规定的传输站按规定的传输周期发送的同步帧之后，各传输站依次获得发送权，向其他传输站发送帧，传输站包括取得部和第一存储部。取得部与通信帧的发送或接收同步地取得与通信帧的发送或接收有关的第一信息。第一存储部存储第一信息和示出该第一信息的取得日期时间的第二信息。
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公开(公告)号：CN107005451A
公开(公告)日：2017-08-01
申请号：CN201580061837.X
申请日：2015-12-18
Applicant: 株式会社东芝
IPC: H04L12/403 , H04L12/40
Abstract: 实施方式的传输系统，包括经由一个传输路径连接的多个传输站，继该多个传输站中的规定的传输站按规定的传输周期发送的同步帧之后，各传输站依次获得发送权，向其他传输站发送帧，传输站包括取得部和第一存储部。取得部与通信帧的发送或接收同步地取得与通信帧的发送或接收有关的第一信息。第一存储部存储第一信息和示出该第一信息的取得日期时间的第二信息。
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公开(公告)号：CN102546342A
公开(公告)日：2012-07-04
申请号：CN201110446954.1
申请日：2011-12-28
Applicant: 株式会社东芝
IPC: H04L12/42
Abstract: 本发明提供一种即使有传送站的变更、追加、也能够自动地缩短发送时间的双环网络系统的发送次序决定方法及该系统、以及传送站装置。在双环网络中，母站具备收发许可开关部(10)、A类侧的通信端口(A20)、B类侧的通信端口(B30)、先到接收控制电路部(40)、收发控制电路部(50)、帧检测判断电路部(60)、帧数据生成电路部(70)、逻辑地址决定电路部(80)、活跃列表设定电路部(90)、地址列表设定电路部(100)，通过导入由逻辑地址决定电路部、地址列表设定电路部进行的路径最短功能，将权标的顺序不根据对传送站赋予的地址(物理地址)，而通过节点的连接顺序决定权标顺序，以便成为最优路径，来缩短传送站的传送帧的传送时间。
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公开(公告)号：CN102349059A
公开(公告)日：2012-02-08
申请号：CN201080011925.6
申请日：2010-04-15
Applicant: 株式会社东芝
CPC classification number: H04L1/0045 , H04L1/0061 , H04L2001/0097
Abstract: 一种PCI Express的TLP处理电路(10)，其特征在于，包括多个接收处理部(2a1)、发送处理部(2b)和选择接收处理部中的某个向发送处理部进行发送的复用器(2c1)，至少是，接收处理部具备：冗余代码生成电路(12)，LCRC·序列号检查电路(13)，缓存器(14)，以及对该TLP向发送目的地的正常发送或用于使该TLP无效化的发送进行控制的包控制电路部(16)，发送处理部具备：序列号生成电路(19)，LCRC生成电路(20)，以及中继电路错误检测电路(21)，从而能够保障发送的TLP的数据完整性。
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