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公开(公告)号：CN102948077A
公开(公告)日：2013-02-27
申请号：CN201180028965.6
申请日：2011-06-13
Applicant: 太阳诱电株式会社
IPC: H03K19/173
CPC classification number: G11C8/10 , G11C7/00 , H03K19/1776 , H03K19/17796
Abstract: 本发明的课题是试图减少构成所希望的逻辑电路的存储元件块的总量。本发明提供一种半导体装置，包括：N（N为2以上的整数）根地址线、N根数据线和多个存储部，各存储部具有地址译码器和多个存储元件，该地址译码器对从上述N根地址线输入的地址进行译码并向字线输出字选择信号，该多个存储元件连接于上述字线与数据线，分别存储构成真值表的数据，并根据从上述字线输入的上述字选择信号，与上述数据线进行上述数据的输入输出，上述存储部的N根地址线分别连接于上述存储部的其他N个存储部的数据线，并且上述存储部的N根数据线分别连接于上述存储部的其他N个存储部的地址线。
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公开(公告)号：CN102369668A
公开(公告)日：2012-03-07
申请号：CN201080013413.3
申请日：2010-03-24
Applicant: 太阳诱电株式会社
IPC: H03K19/177 , H01L21/82 , H03K19/00
CPC classification number: H03K19/17736 , H03K19/17728 , H03K19/17792
Abstract: 作为以往的可编程的半导体装置的FPGA或MPLD的性价比恶化，并且对较长信号线的考虑不充分。在由具有存储器和地址-数据对的多个MLUT构成的MLUT块中内置了触发器。并且，在相邻的MLUT之间的近距离布线中导入交替配置布线，在不相邻的MLUT之间的布线中设置了专用的间隔布线、进一步设置了环形布线网。
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公开(公告)号：CN104205104B
公开(公告)日：2017-05-10
申请号：CN201380018430.X
申请日：2013-02-14
Applicant: 太阳诱电株式会社
Inventor： 佐藤正幸
CPC classification number: G06F17/5054 , G06F17/5077
Abstract: 本发明的课题在于提高可再构成的半导体装置的配置配线效率。为了对半导体装置进行配置配线，而基于电路构成的电路描述生成接线对照表，从接线对照表提取应扫描化的顺序电路集合，从应扫描化的顺序电路集合生成写入至存储胞单元的第一集合的第一真值表集合，并从接线对照表的组合逻辑电路集合生成写入至存储胞单元的第二集合的第二真值表集合；所述半导体装置包含构成阵列且相互连接的多个存储胞单元，存储胞单元如果要写入以将由多个地址所特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，那么作为逻辑要素而动作，或者，如果要写入以将由某地址所特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，那么作为连接要素而动作。
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Patent Agency Ranking
公开(公告)号：CN104205640B
公开(公告)日：2017-03-22
申请号：CN201380018634.3
申请日：2013-02-14
Applicant: 太阳诱电株式会社
IPC: H03K19/177 , H01L21/82
CPC classification number: H03K19/177 , G01R31/2607 , G11C7/00 , G11C8/10 , G11C29/00 , H03K19/17728 , H03K19/1776
Abstract: 本发明的课题在于以标准制程制造且可将存储胞单元用作同步型存储器，而无需成本较高的半导体设计。本发明提供一种半导体装置，包括构成阵列且互相连接的多个逻辑部，各逻辑部包含第1及第2存储胞单元对，各第1及第2存储胞单元如果要写入以将由多个地址特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，则作为逻辑要素而动作，或者如果要写入以将由某个地址特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，则作为连接要素而动作，在第1存储胞单元的后段具有与时钟同步的顺序电路，且逻辑部在每个存储胞单元对中具有选择部，该选择部按照动作切换信号对第1或第2存储胞单元选择性地输出地址。
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公开(公告)号：CN104737450A
公开(公告)日：2015-06-24
申请号：CN201380053754.7
申请日：2013-10-27
Applicant: 太阳诱电株式会社
IPC: H03K19/177
CPC classification number: H03K19/1776 , G11C8/10 , H03K19/17728
Abstract: 本发明提供一种可再构成的半导体装置，该可再构成的半导体装置包括相互以地址线或数据线连接的多个逻辑部，所述各逻辑部包括：多条地址线；多条数据线；第一地址解码器，对从所述多条地址线的一部分输入的地址进行解码；第二地址解码器，对从所述多条地址线的另一部分输入的地址进行解码；第一存储元单元，具有由所述第一地址解码器的解码线指定的多个存储元；及第二存储元单元，具有由所述第二地址解码器的解码线指定的多个存储元。
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公开(公告)号：CN104205640A
公开(公告)日：2014-12-10
申请号：CN201380018634.3
申请日：2013-02-14
Applicant: 太阳诱电株式会社
IPC: H03K19/177 , H01L21/82
CPC classification number: H03K19/177 , G01R31/2607 , G11C7/00 , G11C8/10 , G11C29/00 , H03K19/17728 , H03K19/1776
Abstract: 本发明的课题在于以标准制程制造且可将存储胞单元用作同步型存储器，而无需成本较高的半导体设计。本发明提供一种半导体装置，包括构成阵列且互相连接的多个逻辑部，各逻辑部包含第1及第2存储胞单元对，各第1及第2存储胞单元如果要写入以将由多个地址特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，则作为逻辑要素而动作，或者如果要写入以将由某个地址特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，则作为连接要素而动作，在第1存储胞单元的后段具有与时钟同步的顺序电路，且逻辑部在每个存储胞单元对中具有选择部，该选择部按照动作切换信号对第1或第2存储胞单元选择性地输出地址。
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公开(公告)号：CN101689858B
公开(公告)日：2012-08-22
申请号：CN200780053517.5
申请日：2007-06-25
Applicant: 太阳诱电株式会社
Inventor： 佐藤正幸
IPC: H03K19/173 , G11C11/41 , G11C29/02
CPC classification number: H03K19/1776 , G01R31/318511 , G01R31/318516 , G11C29/56 , H03K19/17728 , H03K19/17736
Abstract: 本发明提供一种半导体器件(110)，其具有多个存储单元块，该存储单元块包括多个存储规定量的数据的存储单元。各个存储单元块被构成为，输入数及输出数为4以上，内部包括对于存储单元的读出地址译码器、及向外部输出时对电压进行放大的读出放大器，将用于对规定的地址输入输出所期望的逻辑值的真值表数据存储在存储单元，使得作为逻辑电路动作。存储单元与读出地址译码器对应地具有读出字线，在对该读出字线施加电压的情况下，从读出数据线读出此时所保持的数据。存储单元块彼此连接成，将来自一个存储单元块的4个以上的输出经由读出放大器输入到其它的4个以上的存储单元块。
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公开(公告)号：CN101310443A
公开(公告)日：2008-11-19
申请号：CN200680043099.7
申请日：2006-07-06
Applicant: 太阳诱电株式会社
Inventor： 佐藤正幸
IPC: H03K19/173 , H01L21/82 , G11C29/00
CPC classification number: H03K19/1776 , H03K19/17728
Abstract: 本发明提供一种半导体器件。本发明的半导体器件(110)包括多个存储单元块，该存储单元块包括多个存储预定量数据的存储单元。每个存储单元块输入数和输出数为3个以上，且内部具有针对上述存储单元的2个读出地址译码器，将用于向预定的输入地址输出所希望的逻辑值的真值表数据存储于存储单元，作为逻辑电路工作。存储单元与2个读出地址译码器对应地具有2条读出字线，当该2条读出字线双方被施加了电压时，从读出数据线读出此时保存的数据。存储单元块彼此之间连接为来自1个存储单元块的3个以上的输出被输入到3个以上的其他存储单元块。
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