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公开(公告)号：CN118821693A
公开(公告)日：2024-10-22
申请号：CN202410793200.0
申请日：2024-06-19
Applicant: 北京深维科技有限公司
IPC: G06F30/34 , G06F119/02
Abstract: 本发明公开了一种基于网表的智能三模加固方法，用户对于加固操作有更多的操作空间，可以根据自己对网表的理解，执行定制化的操作；在设计资源量消耗较大，但FPGA资源量有限的情况下，现有技术往往无法实施，因为现有技术的整体三模冗余会让资源量变为原本的300％以上，而本发明在资源量有限的情况下，仍可以进行三模加固操作；本发明中的智能加固策略能够在一定程度上帮助用户进行设计分析并进行对应的加固，大大降低了用户在执行三模加固时的工作量，从而提高了加固工作的效率。
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公开(公告)号：CN112286688B
公开(公告)日：2024-01-05
申请号：CN202011223607.8
申请日：2020-11-05
Applicant: 北京深维科技有限公司
IPC: G06F9/50
Abstract: 本发明公开了一种内存管理和使用方法、装置、设备和介质，包括：从多块加速卡内存中申请预设数量的加速卡内存，并基于预设数量的加速卡内存构建内存池；接收多个用户端中的目标用户端发送的内存申请请求；从内存池中选择至少一块空闲的加速卡内存作为目标加速卡内存，将目标加速卡内存分配给目标用户端，并将目标加速卡内存从内存池中释放；建立目标加速卡内存与目标CPU内存之间的映射关系，目标CPU内存与目标用户端对应，使得CPU与FPGA依赖于映射关系完成数据交互。本申请不仅保证了单一用户端与FPGA之间的数据交互，还实现了多核CPU的多个用户端同时与FPGA完成数据交互的过程，进而提高了FPGA计算资源的使用率。
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公开(公告)号：CN106650033A
公开(公告)日：2017-05-10
申请号：CN201611079491.9
申请日：2016-11-30
Applicant: 北京深维科技有限公司
IPC: G06F17/50
Abstract: 本发明实施例提供一种输入输出端口的工艺映射方法，所述方法包括：用户设计输入；预提取所述用户设计中输入输出的端口信息；将所述用户设计转换为门级网表；建立所述输入输出端口的通用模型；在所述通用模型上，进行所述门级网表的工艺映射。本发明实施例通过预提取用户设计中输入输出的端口信息，提前对用户设计中的I/O物理约束进行处理，缩短了I/O端口的工艺映射时间，进而极大的提高了用户开发流程的效率。
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公开(公告)号：CN106528923A
公开(公告)日：2017-03-22
申请号：CN201610857686.5
申请日：2016-09-27
Applicant: 北京深维科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明涉及一种芯片全局布局方法。本发明实施例提供一种芯片全局布局方法，包括：根据芯片结构创建多个密度箱，并获取网表；根据布局算法为芯片进行初始布局，将多个实例分别映射至对应的密度箱，而后判断芯片布局是否满足全局布局结束条件；当不满足时，获取并计算芯片上多个箱集合的集合密度；将集合密度大于密度因子的箱集合作为种子箱集合，并按照集合密度从大到小的顺序依次对种子箱集合进行扩展，直至种子箱集合的集合密度小于密度因子；判断芯片布局是否满足全局布局结束条件，当芯片布局满足全局布局结束条件，结束布局。该方法极大的降低了芯片全局布局的迭代次数，在降低了全局布局时间的同时,使得实例的分布更为均匀。
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公开(公告)号：CN106528921A
公开(公告)日：2017-03-22
申请号：CN201610856186.X
申请日：2016-09-27
Applicant: 北京深维科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/509 , G06F2217/06
Abstract: 本发明实施例涉及一种FPGA芯片布局中实现区域约束的方法，包括：获取包括多个实例的网表、约束文件；根据约束文件创建约束区域，并将多个实例中受约束的实例置于对应的约束区域，以及创建全局区域，并将多个实例中不受约束的实例置于全局区域；当约束区域不存在约束错误时，进行芯片初始布局，为每个实例分配初始位置；通过布局算法移动多个实例，而后在当受约束的实例被移出对应的约束区域时，将受约束的实例移入对应的约束区域；判断芯片布局是否满足布局结束条件，若满足，则结束芯片布局。本发明在不增加布局算法的时间复杂度的情况下，实现区域约束的功能，保证了芯片布局在无约束、单个约束、多个约束等情况下布局功能的实现。
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Patent Agency Ranking
公开(公告)号：CN106503291A
公开(公告)日：2017-03-15
申请号：CN201610829494.3
申请日：2016-09-18
Applicant: 北京深维科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明公开了一种高扇出线网的物理综合方法，包括：布局后，获取线网扇出；将获取的所述线网扇出与预设阈值比较，当所述线网扇出大于所述预设阈值时，获取所述线网对应的源节点；对与所述源节点所连接的节点进行划分，生成至少一个节点块，并在每个所述节点块中添加第一单元，降低了布局时的难度。
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公开(公告)号：CN106407533A
公开(公告)日：2017-02-15
申请号：CN201610806549.9
申请日：2016-09-06
Applicant: 北京深维科技有限公司
IPC: G06F17/50 , H03K19/177
Abstract: 本发明公开了一种寄存器的综合优化方法，所述方法包括：当寄存器的第一控制端口置为第一电平值时，若寄存器的输入端口始终输入第二电平值，或将第二控制端口置为第三电平值后，寄存器的输出端口输出第二电平值，其中，第一电平值是使第一控制端口无效的电平值，第二电平值是与当第二控制端口有效时寄存器输出的值相等的电平值，第三电平值是使第二控制端口有效的电平值，且第二控制端口执行的功能与第一控制端口的执行的功能相反；利用第二电平值等效替代寄存器的输出值。将一个常量值输出代替寄存器的输出，即可以将寄存器在布尔网表中删除，起到寄存器的综合优化作用，而且大大节省了资源。
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公开(公告)号：CN106250661A
公开(公告)日：2016-12-21
申请号：CN201610806548.4
申请日：2016-09-06
Applicant: 北京深维科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5054
Abstract: 本发明公开了一种实现存储器扩展的逻辑电路设计方法，所述方法包括：根据第一存储器的第一地址总线宽度和所要扩展的地址总线的总宽度，确定地址总线的总宽度中除第一地址总线的宽度之外需要扩展的第二地址总线的宽度；根据第二地址总线的宽度，确定所要扩展的除第一存储器之外的存储器的个数；根据第二地址总线输入的地址信号，确定包括第一存储器在内的所有存储器的使能信号；根据使能信号，选择所有存储器中的一个存储器执行工作。本申请文件中，用户可以根据实际需要，增加至少两位地址总线，通过译码实现将两位地址总线译码为多个存储器的使能信号，控制多个存储器中一个工作，由此实现存储器的扩展，利用该方法，可以实现任意个存储器扩展，更加方便用户使用。
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公开(公告)号：CN112437303B
公开(公告)日：2024-06-21
申请号：CN202011263958.1
申请日：2020-11-12
Applicant: 北京深维科技有限公司
IPC: H04N19/172 , H04N19/174 , H04N19/423 , H04N19/436 , H04N19/625 , H04N19/15
Abstract: 本发明公开了一种JPEG解码方法及装置，应用于图像处理领域，FPGA加速卡从FPGA加速卡的DDR上读取M张图片，M为大于1的整数；FPGA加速卡将从DDR上读取的M张图片对应分配给M个JPEG解码器，M个JPEG解码器共用FPGA加速卡上相同的GMEM资源对M张图片进行M路并行的JPEG解码，得到M路解码数据流；FPGA加速卡读取并汇合M路解码数据流，得到汇合后解码数据；将汇合后解码数据输出至DDR。通过本发明提高了JPEG解码效率。
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公开(公告)号：CN106528927A
公开(公告)日：2017-03-22
申请号：CN201610864552.6
申请日：2016-09-29
Applicant: 北京深维科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 本发明涉及一种I/O工艺映射方法，通过在HDL设计时，将硬知识产权IP核的专用I/O的第一信息添加至所述HDL设计中；根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；根据所述第二信息，在输出网表中生成所述专用I/O的原语；根据所述专用I/O的原语，在布局时为所述专用I/O进行位置分配，使专用I/O在布局时可配置。
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