公开(公告)号：CN115035128B

公开(公告)日：2022-11-08

申请号：CN202210953652.1

申请日：2022-08-10

Applicant: 之江实验室

Inventor： 胡塘 ,  玉虓 ,  李相迪 ,  任嵩楠 ,  闫力

IPC: G06T7/10 ,  G06T1/60

Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。

公开(公告)号：CN116863490B

公开(公告)日：2023-12-12

申请号：CN202311130216.5

申请日：2023-09-04

Applicant: 之江实验室

Inventor： 任嵩楠 ,  李宇航 ,  闫力 ,  胡塘 ,  顾佳妮 ,  玉虓 ,  李相迪 ,  韩根全

IPC: G06V30/226 ,  G06V30/162 ,  G06V10/82 ,  G06N3/063 ,  G06N3/048 ,  G06N3/047

Abstract: 获取识别结果。本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、(56)对比文件Soyed Tuhin Ahmed , Kamal Danouchi ,Christopher Münch , Guillaume Prenat ,Lorena Anghel, Senior Member, IEEE, andMehdi B. Tahoori.Dropout-Based BayesianBinary Neural Networks With SpintronicImplementation.IEEE JOURNAL ON EMERGINGAND SELECTED TOPICS IN CIRCUITS ANDSYSTEMS.2023,第13卷(第1期),全文.Tang Hu , Xiangdi Li, Xiao Yu,Songnan Ren, Li Yan, Xuyang Bai, ZhiweiXu , Senior Member, IEEE, and ShiqiangZhu.A Novel Fully Hardware-ImplementedSVD Solver Based on Ultra-Parallel BCVJacobi Algorithm.IEEE TRANSACTIONS ONCIRCUITS AND SYSTEMS.2022,第69卷(第12期),全文.王昆;周骅.深度学习中的卷积神经网络系统设计及硬件实现.电子技术应用.2018,(05),全文.

公开(公告)号：CN116342394B

公开(公告)日：2023-08-18

申请号：CN202310618823.X

申请日：2023-05-30

Applicant: 之江实验室

Inventor： 郝春玲 ,  胡塘 ,  王跃明 ,  李相迪 ,  闫力 ,  王锡尔 ,  任嵩楠 ,  刘志威

IPC: G06T3/40

Abstract: 本发明公开了一种基于FPGA的实时图像去马赛克方法、装置和介质，该方法基于FPGA实现RAW域到RGB域的实时性转换，首先确定RAW域图像排列模式、图像分辨率大小、量化位宽、每个时钟输入像素点数和每个时钟输出像素点数；然后确定不同分量的插值模板；其次根据插值模板对图像进行行列流水线缓存获取待插值矩阵；再根据插值模板和待插值矩阵计算目标像素点缺失的通道分量；最后对插值结果进行转换处理输出。本发明采用流水线设计，处理延迟低，可利用像素间的相关信息提高插值质量，计算复杂度低，计算灵活，可灵活适配不同分辨率、不同量化位宽、不同RAW域排列模式、不同每个时钟输入像素点数和每个时钟输出像素点数的情况。

公开(公告)号：CN116382617A

公开(公告)日：2023-07-04

申请号：CN202310669739.0

申请日：2023-06-07

Applicant: 之江实验室

Inventor： 胡塘 ,  李相迪 ,  任嵩楠 ,  闫力 ,  王跃明

IPC: G06F7/08 ,  G06F7/20 ,  G06F17/16 ,  G06F15/78

Abstract: 本发明公开一种基于FPGA的带并行排序功能的奇异值分解加速器，包含外部DDR存储器、AXI接口、k份单边雅克比正交变换电路，2k份内部BRAM存储；k份单边雅克比正交变换计算电路并行生成范数α与β，并根据两者大小关系对旋转矩阵J进行分类处理，按轮询调度机制状态机执行第1轮到第k轮的单边雅克比计算，在第k+1轮到第n‑1轮时，除最后一对列向量范数α与β保持前述规则，其余列向量对范数值进行对调交换，且旋转矩阵J以其转置矩阵JT代替，经反复迭代直至收敛。本发明可实现奇异值分解过程对奇异值排序同步完成，消除单独排序处理所需的耗时，节省专门用于处理排序功能实现的硬件资源开销，显著提高硬件加速效果。

公开(公告)号：CN116112785A

公开(公告)日：2023-05-12

申请号：CN202310169202.8

申请日：2023-02-27

Applicant: 之江实验室

Inventor： 李相迪 ,  任嵩楠 ,  胡塘 ,  闫力 ,  王跃明

IPC: H04N23/617 ,  H04N23/73

Abstract: 本发明公开一种基于FPGA的图像传感器帧率控制系统及控制方法，系统包含图像传感器和FPGA芯片；FPGA芯片包括曝光时间设置模块、帧率计算和控制模块。该方法包含如下步骤：在FPGA内部设置目标帧率，通过目标帧率计算出产生一张目标图像所需要的时间；根据FPGA提供给传感器的实际时钟频率，计算实际产生一张图像所需要的时间；在FPGA内部设定曝光时间；将曝光时间和实际产生一张图片的时间相加与目标时间做对比，如果目标时间大于上述的相加和，可以直接进行图像输出，如果目标时间小于上述描述的相加和，通过调整传感器的ROI区域来降低实际产生图片的时长，以满足目标时间。本发明能够更加灵活的控制图像帧率，大大方便了该图像传感器在不同帧率场景下的使用。