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公开(公告)号：CN115985380A
公开(公告)日：2023-04-18
申请号：CN202310261551.2
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于数字电路控制的FeFET阵列数据校验方法，该方法通过构建m*n个铁电晶体管FeFET组成的存储阵列及其外围电路铁电晶体管FeFET阵列，再根据权重数据存储缓存中的数据设计出校验码编码规则，然后利用数字电路完成校验码的生成及读写控制；实现计算前校验及测试阶段校验两种校验方式，以达到计算前快速校验及坏点确定的目标。本发明能够有效地降低存储在FeFET阵列中数据校验过程的数据读取时间、功耗和数据，将FeFET阵列存内计算的特性发挥出来。
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公开(公告)号：CN115035128B
公开(公告)日：2022-11-08
申请号：CN202210953652.1
申请日：2022-08-10
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
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Patent Agency Ranking
公开(公告)号：CN116662730B
公开(公告)日：2023-10-20
申请号：CN202310960973.9
申请日：2023-08-02
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的Cholesky分解计算加速系统，该系统包括DDR存储器、AXI接口、基于FPGA实现的主体电路；基于FPGA实现的主体电路包括n块分布式RAM、n‑1个非对角线元素计算电路和1个对角线元素计算电路；系统还包括运算优化模块、对角线元素计算模块和非对角线元素计算模块；对角线元素计算模块和非对角线元素计算模块按照从左到右从上到下的顺序对输入的正定对称矩阵A执行Cholesky分解计算，直至最后一个元素ann分解计算完毕，并得到上三角矩阵R；最后通过AXI接口统一将所述上三角矩阵R输出并写回所述DDR存储器保存。该系统能够减少FPGA硬件资源的消耗，适应各种尺寸矩阵的Cholesky分解，并能够提升并行计算效率。
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公开(公告)号：CN116112785B
公开(公告)日：2023-08-22
申请号：CN202310169202.8
申请日：2023-02-27
Applicant: 之江实验室
IPC: H04N23/617 , H04N23/73
Abstract: 本发明公开一种基于FPGA的图像传感器帧率控制系统及控制方法，系统包含图像传感器和FPGA芯片；FPGA芯片包括曝光时间设置模块、帧率计算和控制模块。该方法包含如下步骤：在FPGA内部设置目标帧率，通过目标帧率计算出产生一张目标图像所需要的时间；根据FPGA提供给传感器的实际时钟频率，计算实际产生一张图像所需要的时间；在FPGA内部设定曝光时间；将曝光时间和实际产生一张图片的时间相加与目标时间做对比，如果目标时间大于上述的相加和，可以直接进行图像输出，如果目标时间小于上述描述的相加和，通过调整传感器的ROI区域来降低实际产生图片的时长，以满足目标时间。本发明能够更加灵活的控制图像帧率，大大方便了该图像传感器在不同帧率场景下的使用。
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公开(公告)号：CN116489361A
公开(公告)日：2023-07-25
申请号：CN202310744995.1
申请日：2023-06-25
Applicant: 之江实验室
IPC: H04N19/146 , H04N19/70
Abstract: 本发明公开了一种基于FPGA的JPEG编码码流控制方法和装置，该方法基于FPGA实现JPEG图像编码，同时根据编码码流大小和输出带宽大小，通过调节编码参数实时调节JPEG编码器输出码流；首先确定输入图像分辨率、帧率、输入模式、量化位宽、压缩质量系数、编码输出模式、输出带宽限制、优化策略和优化模式；然后在配置参数发生改变时，根据输入参数对图像进行优化；再对输入图像进行JPEG编码压缩；最后根据输出带宽限制和编码压缩后图像的编码大小调节优化系数。本发明采用流水线设计，处理延迟低，适配灰度图和彩色图，根据输出带宽实时调节编码器，在保证图像大小满足带宽的前提下，保证编码质量，提高了输出带宽的利用率。
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公开(公告)号：CN115033843B
公开(公告)日：2022-11-08
申请号：CN202210948609.6
申请日：2022-08-09
Applicant: 之江实验室
Abstract: 本发明公开一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，该方法对协方差计算公式执行转换处理，使之适于数字电路并行计算；根据三角脉动阵列尺寸，对待求协方差矩阵进行分块，从而定制行—列“Z”型交织寻址方式的数据结构，为三角脉动阵列并发同步提供操作数输入；脉动阵列为三角形结构，包含对角线处理单元和内部普通处理单元，对角线处理单元包含列向量乘累加与列向量求和功能且有三种工作模式，内部普通处理单元不含列向量求和功能，所有处理单元在同一时钟下以脉动方式并行流水线工作。本发明适合于各种尺寸规模的协方差矩阵计算，尤其是基于数字电路方式实现的协方差矩阵计算。
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公开(公告)号：CN115035128A
公开(公告)日：2022-09-09
申请号：CN202210953652.1
申请日：2022-08-10
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
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