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公开(公告)号：CN101321129B
公开(公告)日：2010-12-08
申请号：CN200810115998.4
申请日：2008-07-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种基于精细梯度策略的数据转发方法和系统，方法包括：节点计算自身梯度并同邻居节点交换所述梯度，获得自身梯度和邻居节点梯度，还包括：步骤1，所述节点按设置的候选转发节点数目确定梯度范围；步骤2，所述节点将所述梯度范围添加到数据包的包头，广播所述数据包；步骤3，所述邻居节点接收所述数据包包头，判断自身梯度是否在所述梯度范围内，如果是，则接收完整的所述数据包，在竞争时段内选择发送时槽，检测信道状态，判断是否在所述发送时槽的时间到达前检测到所述信道状态为忙，如果未检测到，则调整发送功率，并发送确认帧给所述节点。从而，克服短时时变无线链路导致的数据转发性能下降的问题。
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公开(公告)号：CN100568008C
公开(公告)日：2009-12-09
申请号：CN200710304267.X
申请日：2007-12-26
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3185
Abstract: 本发明提供一种片上多核处理器的测试电路及其可测试性设计方法，其中测试电路包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。本发明根据片上多核处理器的特点进行了优化设计，充分利用了片上数据通路的带宽，降低了测试成本，减少了片上数据通路中传输数据包的数目，所以大大降低了大量活跃数据包导致的额外功耗开销，并且大大缩短了测试时间。
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公开(公告)号：CN101321129A
公开(公告)日：2008-12-10
申请号：CN200810115998.4
申请日：2008-07-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种基于精细梯度策略的数据转发方法和系统，方法包括：节点计算自身梯度并同邻居节点交换所述梯度，获得自身梯度和邻居节点梯度，还包括：步骤1，所述节点按设置的候选转发节点数目确定梯度范围；步骤2，所述节点将所述梯度范围添加到数据包的包头，广播所述数据包；步骤3，所述邻居节点接收所述数据包包头，判断自身梯度是否在所述梯度范围内，如果是，则接收完整的所述数据包，在竞争时段内选择发送时槽，检测信道状态，判断是否在所述发送时槽的时间到达前检测到所述信道状态为忙，如果未检测到，则调整发送功率，并发送确认帧给所述节点。从而，克服短时时变无线链路导致的数据转发性能下降的问题。
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公开(公告)号：CN100438437C
公开(公告)日：2008-11-26
申请号：CN200510130773.2
申请日：2005-12-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及无线传感器网络技术领域，特别是一种无线传感器网络处理器片内进程管理方法。本发明系统的构建一种低功耗的片内的进程管理方法，并有效的把它应用在实际的传感器节点系统中，最大限度的降低节点功耗，并且可供用户灵活的使用。本发明避免了在传感器节点采用传统的通用式芯片带来的诸多缺点，更适合于在传感器节点系统中的应用。进程管理具体方法步骤包括：系统的初始化；硬件上对系统的功耗的进行自动管理；进程调度单元对进程实施管理；软件上对系统的功耗进行主动管理。
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公开(公告)号：CN100419776C
公开(公告)日：2008-09-17
申请号：CN200610144353.4
申请日：2006-12-04
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及集成电路设计中的微处理器设计技术领域，公开了一种可编程安全处理器，该安全处理器包括程序存储器、控制堆栈、控制译码器、运算译码器、RAM控制器、运算执行器、运算堆栈和接口模块。本发明提供的这种可编程安全处理器，是一个能支持可编程的结构，通过分析大部分密码运算的基本运算，然后设置这些基本运算单元，然后通过程序控制和基本运算就能实现多种加解密算法。由于这种可编程安全处理器支持可编程，而且易于高效实现多种密码算法，所以满足了在嵌入式应用中需要快速实现多种密码算法的需求。
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Patent Agency Ranking
公开(公告)号：CN101226567A
公开(公告)日：2008-07-23
申请号：CN200810057534.2
申请日：2008-02-02
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明公开了一种可靠片上总线的设计方法和系统及其工作方法。一种可靠片上总线的设计方法，是利用群码的校验矩阵从串扰避免编码码字集合中选择具备纠错能力的子集合，构成具备纠错能力的串扰避免编码码字集合，应用于片上总线的电路设计，其包括下列步骤：根据串扰避免编码的规则生成码字集合；根据要求，推导群码的校验矩阵的属性；对满足属性的所有校验矩阵进行优化，获得最佳校验矩阵，以产生具备纠错能力的串扰避免编码码字集合。其能够在不引入二次串扰的前提下，以较小的布线开销和功耗开销，保证总线避免串扰时延的影响，并且可以纠正总线上由于噪声导致的信号翻转。
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公开(公告)号：CN101183140A
公开(公告)日：2008-05-21
申请号：CN200710304267.X
申请日：2007-12-26
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3185
Abstract: 本发明提供一种片上多核处理器的测试电路及其可测试性设计方法，其中测试电路包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。本发明根据片上多核处理器的特点进行了优化设计，充分利用了片上数据通路的带宽，降低了测试成本，减少了片上数据通路中传输数据包的数目，所以大大降低了大量活跃数据包导致的额外功耗开销，并且大大缩短了测试时间。
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公开(公告)号：CN101102232A
公开(公告)日：2008-01-09
申请号：CN200610090243.4
申请日：2006-07-07
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种测试外壳电路，包括至少一条用于测试待测芯核测试数据的测试外壳寄存器链，连接所述测试外壳寄存器链与待测芯核之间的互连电路，和连接所述测试外壳寄存器链与外部数据通路之间的互连电路。本发明同时公开了一种测试外壳电路的设计方法。利用本发明，实现了对测试外壳电路的设计，不仅提供了传统测试外壳的测试访问功能，而且根据片上网络测试数据传输的特点进行了优化设计，充分利用了网络通道的带宽，提高了测试的并行性，缩短了测试时间，减少了测试所需的引脚数以及测试面积的开销，降低了测试成本。
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公开(公告)号：CN1330972C
公开(公告)日：2007-08-08
申请号：CN200410006727.7
申请日：2004-02-26
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
Abstract: 一种快速的集成电路测试流程优化方法，通过对测试项目重排序，减少了失效芯片的测试时间。包括步骤：S10：确定验证分析阶段测试向量和测试流程；S20：确定的测试向量和测试流程对芯片进行验证分析并得到原始的通过/失效测试信息表；S30：调用转换程序将通过/失效测试信息表转化为测试项目有效性表；S40：应用基于测试效率系数的排序方法，对测试项目进行优化，得到一个优化的测试流程。本发明提出的优化方法具有简单、易于实现且优化速度快的特点。优化速度快使得本发明特别适合应用于现代SOC测试中测试项目一般都比较多的情况。
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公开(公告)号：CN1972242A
公开(公告)日：2007-05-30
申请号：CN200510124024.9
申请日：2005-11-23
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 本发明公开了一种用于网络处理器的差额权重排队调度方法，包括：根据各个队列的首帧长度、每个队列的传输带宽比以及上次调度的结果，计算等待调度的各个队列的优先级；根据优先级，从候选队列中选择调度对象；发送调度结果，并将发送帧从队列中删除，然后重复上述操作进行下一次调度。本发明还公开了一种差额权重排队调度装置，包括：优先级缓冲寄存器、队列发送控制装置、优先级计算装置、队列选择仲裁装置。本发明的优点在于：具有较好的公平性；可抑制网络的突发传输现象的发生；具有较低的工作复杂度。
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