公开(公告)号：CN108987405A

公开(公告)日：2018-12-11

申请号：CN201810223620.X

申请日：2018-03-19

Applicant: 三星电子株式会社

Inventor： 金钟源 ,  郑光泳 ,  殷东锡

IPC: H01L27/11551 ,  H01L27/11524 ,  H01L27/1157 ,  H01L27/11578

Abstract: 可以提供一种半导体存储器件，其包括：基板，包括第一块和第二块，第一块和第二块每个具有单元阵列区域和连接区域；堆叠，包括绝缘层和栅电极并从单元阵列区域延伸到连接区域；第一单元沟道结构，在第一块的单元阵列区域中并穿过该堆叠以电连接到基板；第一虚设沟道结构，在第一块的连接区域中并穿过该堆叠；第二单元沟道结构，在第二块的单元阵列区域中并穿过该堆叠；以及第二虚设沟道结构，在第二块的连接区域中并穿过该堆叠。第一虚设沟道结构与基板电绝缘，而第二虚设沟道结构电连接到基板。

公开(公告)号：CN101826522A

公开(公告)日：2010-09-08

申请号：CN201010128306.7

申请日：2010-03-03

Applicant: 三星电子株式会社

Inventor： 金钟源

IPC: H01L27/04 ,  H01L27/105

CPC classification number: H01L27/101 ,  H01L23/5228 ,  H01L27/0802 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11582 ,  H01L28/20 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种包括多个互连电阻层的集成电路电阻器件。该半导体器件包括：半导体衬底，所述半导体衬底包括单元区和外围电路区；第一电阻层和第二电阻层，所述第一电阻层和所述第二电阻层彼此间隔开并且顺序堆叠在外围电路区的半导体衬底上；第一插塞，所述第一插塞与第一电阻层连接；以及第二插塞，所述第二插塞与第一电阻层和第二电阻层共同连接。

公开(公告)号：CN1956171A

公开(公告)日：2007-05-02

申请号：CN200610142432.1

申请日：2006-10-24

Applicant: 三星电子株式会社

Inventor： 金钟源 ,  朴钟浩 ,  金容锡

IPC: H01L21/8247 ,  H01L21/768 ,  H01L27/115 ,  H01L23/522

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 一种形成非易失性存储器件的方法包括限定了以下特征的步骤：提高相邻浮置栅电极之间电干扰的屏蔽并且改进泄漏电流和阈值电压特性。在与非易失性存储单元相连的串选择晶体管中，这些特征同样支持改进的泄漏电流和阈值电压特性。