公开(公告)号：CN109755302A

公开(公告)日：2019-05-14

申请号：CN201811284747.9

申请日：2018-10-31

Applicant: 三星电子株式会社

Inventor： 金光洙 ,  郑煐陈 ,  李载悳

IPC: H01L29/732

Abstract: 提供了一种三维半导体装置，所述三维半导体装置包括：主分离结构，设置在基底上，并在平行于基底的表面的第一方向上延伸；栅电极，设置在主分离结构之间；第一次级分离结构，穿透位于主分离结构之间的栅电极，并且包括具有彼此相对的端部的第一线性部分和第二线性部分；第二次级分离结构，设置在第一次级分离结构与主分离结构之间且穿透栅电极。第二次级分离结构在第二线性部分和主分离结构之间具有彼此相对的端部。

公开(公告)号：CN103971722B

公开(公告)日：2018-09-14

申请号：CN201410012777.X

申请日：2014-01-10

Applicant: 三星电子株式会社

Inventor： 朴镇泽 ,  金森宏治 ,  朴泳雨 ,  李载悳

IPC: G11C7/18 ,  H01L27/11573 ,  H01L27/11582

CPC classification number: G11C5/025 ,  G11C7/02 ,  G11C7/1039 ,  G11C7/18 ,  H01L27/11573 ,  H01L27/11582

Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。

公开(公告)号：CN107068684A

公开(公告)日：2017-08-18

申请号：CN201610991717.6

申请日：2016-11-10

Applicant: 三星电子株式会社

Inventor： 孙荣晥 ,  朴泳雨 ,  李载悳

IPC: H01L27/11521 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11578 ,  H01L27/11582

CPC classification number: H01L27/11582 ,  G11C16/0466 ,  G11C16/10 ,  G11C16/26 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11521 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11578

Abstract: 本发明提供一种存储器件，该存储器件可以包括外围区域和单元区域。外围区域可以包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的第一保护层。单元区域可以包括设置在第一绝缘层上的第二基板，其中单元区域包括第一杂质区域、在基本上垂直于第二基板的上表面的方向上延伸的沟道区、堆叠在第二基板上并邻近于沟道区的多个栅电极层以及电连接到第一杂质区域的第一接触，其中第一保护层设置在第一杂质区域下面并具有与第一杂质区域的形状对应的形状。

公开(公告)号：CN106469736A

公开(公告)日：2017-03-01

申请号：CN201610645572.4

申请日：2016-08-08

Applicant: 三星电子株式会社

Inventor： 李到显 ,  宋旼莹 ,  孙荣晥 ,  朴泳雨 ,  李载悳

IPC: H01L27/11578 ,  H01L27/11551

CPC classification number: H01L27/11582 ,  H01L27/11529 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/167 ,  H01L27/11551 ,  H01L27/11514 ,  H01L27/11578

Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。

公开(公告)号：CN103971722A

公开(公告)日：2014-08-06

申请号：CN201410012777.X

申请日：2014-01-10

Applicant: 三星电子株式会社

Inventor： 朴镇泽 ,  金森宏治 ,  朴泳雨 ,  李载悳

IPC: G11C7/18 ,  H01L27/115 ,  H01L21/8247

CPC classification number: G11C5/025 ,  G11C7/02 ,  G11C7/1039 ,  G11C7/18 ,  H01L27/11573 ,  H01L27/11582

Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。