公开(公告)号：CN113474891B

公开(公告)日：2024-11-05

申请号：CN202080015493.X

申请日：2020-01-28

Applicant: 三星电子株式会社

Inventor： 宋润洽

IPC: H10B43/40 ,  H10B43/27 ,  H10B43/30

Abstract: 公开了一种具有提高的集成度的三维闪存及其制造方法。根据一个实施方式，一种三维闪存可以包括：至少一个垂直串，在衬底上在一个方向上延伸，并包括在所述一个方向上延伸的沟道层和在所述一个方向上延伸从而围绕沟道层的电荷存储层；多个电极层，被堆叠从而垂直地连接到所述至少一个垂直串；以及嵌入在衬底中的源极线。

公开(公告)号：CN110634882B

公开(公告)日：2024-06-07

申请号：CN201910556232.8

申请日：2019-06-25

Applicant: 三星电子株式会社

Inventor： 郑在景 ,  宋润洽 ,  崔畅桓 ,  薛玹珠

IPC: H10B43/35 ,  H10B43/40 ,  H10B43/50 ,  H10B43/27 ,  H01L21/768

Abstract: 提供一种半导体装置和用于制造该半导体装置的方法。所述半导体装置包括：基底；堆叠结构，包括交替地堆叠在基底上的栅极图案和层间绝缘膜；绝缘柱，在堆叠结构内沿基底的厚度方向延伸；多晶金属氧化物膜，在绝缘柱与堆叠结构之间沿绝缘柱的侧壁延伸；具有过渡金属的衬膜，在绝缘柱与多晶金属氧化物膜之间；以及隧道绝缘膜、电荷存储膜和阻挡绝缘膜，按次序设置在多晶金属氧化物膜与栅极图案之间。

公开(公告)号：CN113678254A

公开(公告)日：2021-11-19

申请号：CN202080025030.1

申请日：2020-04-02

Applicant: 三星电子株式会社

Inventor： 宋润洽

IPC: H01L27/11582 ,  H01L29/792 ,  H01L21/027 ,  H01L27/11568 ,  H01L27/11565

Abstract: 公开了一种三维闪存以及制造该三维闪存的方法。根据一个实施方式，三维闪存可以具有用于实现集成的结构，并可以通过有效率地形成字线的制造方法来制造。

公开(公告)号：CN113348556A

公开(公告)日：2021-09-03

申请号：CN202080010963.3

申请日：2020-01-23

Applicant: 三星电子株式会社

Inventor： 宋润洽

IPC: H01L27/11556 ,  H01L27/11582 ,  H01L27/11524 ,  H01L27/1157 ,  H01L23/31 ,  H01L21/311 ,  H01L21/764

Abstract: 公开了一种3维闪存及其制造方法，该3维闪存具有减轻在氧化物‑氮化物‑氧化物(ONO)层(其为电荷存储层)中在相邻单元之间的干扰的结构。根据一实施方式，3维闪存特征在于，包括：形成为在第一方向上延伸的至少一个沟道层；多个电极层，形成为在与第一方向垂直的第二方向上延伸，从而相对于所述至少一个沟道层垂直堆叠；多个气隙，插置在所述多个电极层之间以将所述多个电极层彼此分开；以及至少一个ONO层，包括第一氧化物层、氮化物层和第二氧化物层，并且形成为在第一方向上延伸从而连接所述至少一个沟道层和所述多个电极层，其中3维闪存具有减轻在所述至少一个ONO层中在与所述多个电极层接触的单元之间的干扰的结构。

公开(公告)号：CN1536650A

公开(公告)日：2004-10-13

申请号：CN200410032617.8

申请日：2004-02-06

Applicant: 三星电子株式会社

Inventor： 李相殷 ,  宋润洽

IPC: H01L21/8234 ,  H01L21/8242 ,  H01L21/336 ,  H01L29/78 ,  H01L27/04

CPC classification number: H01L27/115 ,  H01L21/28273 ,  H01L21/76224 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11539 ,  H01L27/11541

Abstract: 本发明公开了制造半导体集成电路的方法及由此制造的半导体集成电路。该方法使用选择性可去除隔离壁技术。该方法包括在半导体衬底上形成多个栅极图形。栅极图形之间的间隙区包括具有第一宽度的第一间隔和具有大于第一宽度的第二宽度的第二间隔。在第二间隔的侧壁上形成隔离壁，连同隔离壁一起还形成填充第一间隔的隔离壁层图形。选择性地除去隔离壁，露出第一间隔的侧壁。结果，半导体集成电路包括通过除去隔离壁扩大的宽间隔和填充有隔离壁层图形的窄而深的间隔。