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公开(公告)号：CN107767900B
公开(公告)日：2022-06-07
申请号：CN201710725863.9
申请日：2017-08-22
Applicant: 三星电子株式会社
Inventor： 孙钟弼
IPC: G11C7/10
Abstract: 存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及线路交换电路，其被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，线路交换电路被配置为使得当驱动信号具有第一逻辑电平时，线路交换电路分别将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，线路交换电路交换第一外部数据线和第二外部数据线，使得第一内部数据线连接到第二外部数据线，并且第二内部数据线连接到第一外部数据线。
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公开(公告)号：CN114067897A
公开(公告)日：2022-02-18
申请号：CN202110830205.2
申请日：2021-07-22
Applicant: 三星电子株式会社
Inventor： 孙钟弼
IPC: G11C29/00 , G11C29/08 , H01L21/66 , H01L23/544
Abstract: 一种半导体设备包括：半导体芯片，具有围绕的外围区域；在外围区域中的缺陷检测电路，缺陷检测电路布置在开放导电回路中，缺陷检测电路包括多个锁存器电路和多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路；以及测试控制电路，配置为(a)通过在开放导电回路的正方向上传输输入数据模式的比特以使所述多个锁存器电路将输入数据模式的比特存储在所述多个锁存器电路中来执行测试写入操作，以及(b)通过在开放导电回路的反方向上传输存储在所述多个锁存器电路中的比特来执行测试读取操作。
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公开(公告)号：CN107767919B
公开(公告)日：2021-02-19
申请号：CN201710695779.7
申请日：2017-08-15
Applicant: 三星电子株式会社
Inventor： 孙钟弼
IPC: G11C29/42
Abstract: 半导体存储器设备包括存储器单元阵列、控制逻辑电路、内部处理电路和纠错电路。控制逻辑电路响应于来自存储器控制器的命令生成内部处理模式信号。响应于内部处理模式信号，内部处理电路选择性地对从存储器单元阵列读取的第一数据集合执行内部处理操作，以输出处理结果数据。纠错电路对处理结果数据执行纠错码(ECC)编码，以生成第二奇偶校验数据，并且将处理结果数据和第二奇偶校验数据存储在存储器单元阵列中。纠错电路通过选择多个ECC中与第一ECC相同的ECC来生成第二奇偶校验数据。
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Patent Agency Ranking
公开(公告)号：CN111089534A
公开(公告)日：2020-05-01
申请号：CN201910648736.2
申请日：2019-07-18
Applicant: 三星电子株式会社
Abstract: 公开了集成电路装置和高带宽存储器装置。集成电路装置包括：多个翘曲检测传感器，分别位于多个不同位置处并串联电连接。多个翘曲检测传感器中的每个被配置为生成具有基于电阻的时间段的时钟信号，并且被配置为响应于时钟信号通过执行计数操作来生成数字数据，所述电阻基于对应位置处的压力而变化。
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公开(公告)号：CN107423230A
公开(公告)日：2017-12-01
申请号：CN201710357927.4
申请日：2017-05-19
Applicant: 三星电子株式会社
IPC: G06F12/02 , G06F12/0893 , G06F11/10
CPC classification number: G06F12/0246 , G06F11/1044 , G06F12/0893
Abstract: 公开了存储模块、具有该存储模块的计算系统以及测试计算系统的标签错误方法。该计算系统的方法包括：在处理器处将命令和地址输出到存储器模块；从存储器模块接收指示将对应于地址的标签与存储在存储器模块中的标签进行比较的结果的匹配/不匹配比特；在处理器处通过使用多数表决根据匹配/未匹配比特中确定高速缓存命中/未命中；以及在处理器处将所确定的高速缓存命中/未命中的信息输出到存储器模块。
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公开(公告)号：CN110910928B
公开(公告)日：2024-11-22
申请号：CN201910857211.X
申请日：2019-09-11
Applicant: 三星电子株式会社
IPC: G11C11/408
Abstract: 公开一种存储器模块。一种存储器模块包括：多个存储器器件，均包括存储器单元阵列；以及寄存器时钟驱动器，连接到存储器器件。寄存器时钟驱动器检测与存储器单元阵列的字线对应的行地址之中的行锤击地址，将从存储器控制器接收的用于刷新存储器单元阵列的多个刷新命令之中的刷新命令转换为行锤击刷新命令，并将行锤击刷新命令和行锤击地址发送到所述多个存储器器件中的每个。
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公开(公告)号：CN109754828B
公开(公告)日：2023-09-19
申请号：CN201811300941.1
申请日：2018-11-02
Applicant: 三星电子株式会社
Abstract: 本申请提供了半导体存储器装置及其操作方法、存储器系统。半导体存储器装置包括存储器单元阵列、错误注入寄存器集、数据输入缓冲器、写数据产生器和控制逻辑。错误注入寄存器集基于第一命令存储包括至少一个错误比特的错误比特集。错误比特集与待写入存储器单元阵列中的数据集关联。数据输入缓冲器基于第二命令存储待写入存储器单元阵列中的数据集。写数据产生器基于数据集和错误比特集产生待写入存储器单元阵列中的写数据集。控制逻辑控制错误注入寄存器集和数据输入缓冲器。
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公开(公告)号：CN116246685A
公开(公告)日：2023-06-09
申请号：CN202211515368.2
申请日：2022-11-29
Applicant: 三星电子株式会社
Inventor： 孙钟弼
Abstract: 提供了一种输出测试结果的存储器件及测试其的方法。所述存储器件包括：存储单元阵列；以及修复电路，所述修复电路被配置为执行修复操作并且向位于所述存储器件外部的外部目的地输出脏信号。所述修复电路还执行如下操作：选择冗余存储单元的第一冗余地址而不是第一故障存储单元的第一故障地址，存储所述第一故障地址到所述第一冗余地址的第一冗余映射，以及响应于确定第二故障存储单元的第二故障地址与所述第一故障地址匹配，忽略所述第一冗余映射，并且输出脏信号，所述脏信号引起将所述第一故障地址映射到所述冗余存储单元的与所述第一冗余地址不同的第二冗余地址的第二冗余映射。
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