人工智能加速方法及器件、芯片、电子设备、存储介质

    公开(公告)号:CN116738130A

    公开(公告)日:2023-09-12

    申请号:CN202210199380.0

    申请日:2022-03-02

    Inventor: 祝叶华 孙炜

    Abstract: 本申请实施例公开了一种人工智能加速器,人工智能加速器布局规则,包括:控制器、k级数据调度单元和第一直接存储器访问DMA接口;控制器、k级数据调度单元中第k级数据调度单元至第一级数据调度单元,依次纵向排列;第一DMA接口部署在第k级数据调度单元上,第一DMA接口与控制器连接,用于接收控制器发送的数据调度命令;k级数据调度单元之间建立有第一传播链路,用于将数据调度命令从第k级数据调度单元反向传播至第一级数据调度单元,再将数据调度命令从第一级数据调度单元正向传播至第k级数据调度单元;k级数据调度单元的每级数据调度单元,用于在数据调度命令正向传播至单元内的情况下,按照数据调度命令中对应的子命令,执行数据调度操作。

    数据处理芯片、模组、终端及电源管理方法

    公开(公告)号:CN116107413A

    公开(公告)日:2023-05-12

    申请号:CN202111329007.4

    申请日:2021-11-10

    Inventor: 祝叶华 姜坤

    Abstract: 本申请涉及一种数据处理芯片、模组、终端及电源管理方法,涉及人工智能技术领域。该系统包括:数据处理芯片,包括:电源管理单元、第一缓存单元、第二缓存单元和数据处理单元;该电源管理单元用于控制对该第一缓存单元和第二缓存单元的供电;该第一缓存单元和该第二缓存单元用于缓存数据;该电源管理单元用于响应于该数据处理单元的第一状态,控制对该第一缓存单元供电,对该第二缓存单元不供电,响应于该数据处理单元的第二状态,控制对该第一缓存单元供电并对该第二缓存单元供电。通过本方案能够降低终端在的功耗。

    一种数据处理方法及装置、存储介质

    公开(公告)号:CN116009813A

    公开(公告)日:2023-04-25

    申请号:CN202111224717.0

    申请日:2021-10-20

    Inventor: 孙炜 祝叶华

    Abstract: 本申请实施例提供了一种数据处理方法及装置、存储介质,该装置中部署计算单元阵列,计算单元阵列中的每一个计算单元由一组乘法器和与一组乘法器连接的一个加法寄存器组成;其中,一个乘法器用于对一个卷积核数据和一个输入特征数据进行乘法操作,一个加法寄存器用于对一组乘法器输出的一组数据进行累加和存储操作;计算单元阵列沿水平方向的每一组计算单元通过数据脉动的方式传播输入特征数据;计算单元阵列中的每一个计算单元中加载卷积核数据;计算单元阵列沿竖直方向的至少一个计算单元的至少一个加法寄存器进行累加并输出操作。

    一种数据处理方法及装置、处理器、存储介质

    公开(公告)号:CN114492774A

    公开(公告)日:2022-05-13

    申请号:CN202210039089.7

    申请日:2022-01-13

    Inventor: 孙炜 祝叶华

    Abstract: 本申请提供一种数据处理方法及装置、处理器、存储介质,该装置包括:数据写入端设置写入计数器,数据读取端设置读取计数器;写入计数器,用于在数据写入端每执行一次数据写入操作的情况下,利用一次数据写入操作对应的一次写入数据量同步更新第一缓冲数据量,以供数据写入端在下一次请求执行数据写入操作的情况下,根据写入计数器中记录的第一缓冲数据量确定下一次写入数据量;读取计数器,用于在数据读取端每执行一次数据读取操作的情况下,利用一次数据读取操作对应的一次读取数据量同步更新第二缓冲数据量,以供数据读取端在下一次请求执行数据读取操作的情况下,根据读取计数器中记录的第二缓冲数据量确定下一次读取数据量。

    容量获取方法、装置、电子设备及可读存储介质

    公开(公告)号:CN114266345A

    公开(公告)日:2022-04-01

    申请号:CN202111573498.7

    申请日:2021-12-21

    Inventor: 祝叶华 姜坤

    Abstract: 本申请公开了容量获取方法,应用于电子设备,所述电子设备包括处理器以及存储器,所述处理器和所述存储器相连接,所述方法包括:获取所述处理器的待处理数据;基于所述待处理数据,确定所述处理器的容量需求;基于所述容量需求,确定所述存储器的存储空间,所述存储空间用于存放所述待处理数据。由于处理器处理待处理数据时的容量需求是变化的,若给处理器设置存储空间较小的存储器,将不能满足处理器的容量需求,影响处理器性能;若给处理器设置存储空间较大的存储器,将会使电子设备的功耗增加,降低能耗比。本申请通过基于待处理数据的容量需求确定存储空间大小,既能满足处理器的容量需求,又不会造成存储空间的浪费,降低了功耗。

    深度学习加速器及方法、芯片、电子设备、存储介质

    公开(公告)号:CN116842991A

    公开(公告)日:2023-10-03

    申请号:CN202210279702.2

    申请日:2022-03-21

    Inventor: 祝叶华 孙炜

    Abstract: 本申请实施例公开了一种深度学习加速器及方法、芯片、电子设备、存储介质,深度学习加速器包括:数据生成模块、数据消费模块、通信模块和数据缓冲区;通信模块和数据缓冲区,分别连接于数据生成模块和数据消费模块之间;数据生成模块,用于将生成的待消费数据写入数据缓冲区,并将指示待消费数据在数据缓冲区中存储位置的指示信息提供给通信模块;通信模块,用于将指示信息提供给数据消费模块;数据消费模块,用于利用指示信息从数据缓冲区中读取待消费数据,并消费待消费数据。

    数据处理系统、数据处理方法和电子设备

    公开(公告)号:CN116820392A

    公开(公告)日:2023-09-29

    申请号:CN202210265069.1

    申请日:2022-03-17

    Inventor: 孙炜 祝叶华

    Abstract: 本公开提供了一种数据处理系统、数据处理方法和电子设备,涉及计算机技术领域。该数据处理系统包括:存储器,被配置为存储操作数据,操作数据包括第一操作数据和第二操作数据;标识生成单元,被配置为生成与操作数据对应的标识,该标识用于表征操作数据为零值或非零值;乘法处理单元,乘法处理单元包括乘法器,乘法处理单元被配置为接收第一操作数据和第一操作数据对应的标识以及第二操作数据和第二操作数据对应的标识,以及在第一操作数据和第二操作数据中至少之一为零值的情况下,控制乘法器停止工作,并输出零值。本公开可以减少乘法器的运算量,提高系统的整体运算效率。

    搜索方法及搜索装置
    18.
    发明公开

    公开(公告)号:CN116306799A

    公开(公告)日:2023-06-23

    申请号:CN202111567116.X

    申请日:2021-12-20

    Inventor: 祝叶华 孙炜

    Abstract: 本公开披露了一种搜索方法及搜索装置,所述方法包括:从神经网络的搜索空间中选择候选神经网络;对所述候选神经网络的算法进行评估,得到第一评估结果;根据给定的第一硬件参数,对执行所述候选神经网络的算法的硬件指标进行评估,得到第二评估结果;根据所述第一评估结果和所述第二评估结果,调整所述神经网络结构的搜索空间中的搜索路径。本公开在进行神经网络结构搜索时,不但对搜索出的神经网络的算法进行了评估,而且对运行该神经网络的硬件指标进行了评估,有助于高效准确的搜索出符合硬件要求的神经网络。

    空间分配方法、装置、电子设备和计算机可读存储介质

    公开(公告)号:CN116150041A

    公开(公告)日:2023-05-23

    申请号:CN202111385413.2

    申请日:2021-11-22

    Inventor: 孙炜 姜坤 祝叶华

    Abstract: 本申请实施例涉及一种空间分配方法、装置、电子设备和计算机可读存储介质,所述空间用于对多个计算层产生的数据进行存储,多个所述计算层分别与多个存储链表一一对应,所述空间分配方法包括:获取携带第一信息的分配指令,所述第一信息包括第一数据尺寸和第一计算层标志,所述第一计算层标志用于标示待分配存储空间的所述计算层;根据所述第一数据尺寸将空闲链表中至少一个存储块地址分配给第一目标链表,所述第一目标链表为所述第一计算层标志对应的所述存储链表;更新所述空闲链表的指针所指向的存储块地址。

    一种神经网络加速方法、加速器、电子设备及存储介质

    公开(公告)号:CN115906930A

    公开(公告)日:2023-04-04

    申请号:CN202111151435.2

    申请日:2021-09-29

    Inventor: 祝叶华 孙炜

    Abstract: 本申请实施例公开了一种神经网络加速方法、加速器、电子设备及存储介质,该方法应用的卷积处理单元阵列包括M行N列的卷积处理单元,卷积处理单元包括X个乘加单元,乘加单元包括Y个乘法器、一个加法器和一个控制器;Y个乘法器的输出端与加法器的Y个输入端相连;控制器确定所有输入通道未遍历完成,将累加结果送入加法器的第Y+1个输入端;控制器确定所有输入通道遍历完成,控制输出累加结果。这样,控制乘加单元分段实现所有输入通道的乘累加操作,使乘加单元最终输出是同时在卷积核的平面方向和深度方向进行累加的结果,降低卷积核大小和深度对乘法器利用率的影响。且通过多行卷积处理单元实现并行卷积运算,加快卷积运算速度。

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