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公开(公告)号：CN118427112B
公开(公告)日：2024-09-06
申请号：CN202410897659.5
申请日：2024-07-05
Applicant: 西北工业大学
Abstract: 本发明提供了一种多核结构处理器中锁步核调试及容错性能验证系统，涉及处理器调试领域，该系统包括：多核锁步处理器组，其包含主核和至少两个锁步备份核；故障注入模块，其用于根据故障注入请求中的故障矢量序列号查找出相应的故障序列，然后选择目标核进行输出；一致性判断模块，其用于对多核锁步处理器组的执行结果进行比较后输出比较结果；状态缓存与控制模块，其用于对比较结果引起的状态以及后续操作进行控制；中断信号判断模块，其用于根据比较结果和对应故障序列的类型标志进行比较，若为不可恢复故障，则进行全局复位；若为可恢复故障，则请求系统中断。本发明提出的验证系统具有配置简单、检测精度高以及硬件实现简单的特点。
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公开(公告)号：CN118035006B
公开(公告)日：2024-06-18
申请号：CN202410437569.8
申请日：2024-04-12
Applicant: 西北工业大学
Abstract: 本发明提供了一种三核处理器独立和锁步运行可动态配置的控制系统，通过独立‑锁步状态微体系结构层面的设计，整个处理器系统可以根据任务调度的不同灵活切换工作模式，充分发挥了多核处理器的性能优势，同时也利用多核处理器的冗余特性配置了锁步策略，做到了计算资源不浪费的同时系统可靠性也有所保障。本发明采用多处理器时钟域的处理方式，消除了由单一时钟串扰、对比逻辑错误翻转造成的单点故障，同时在错误检测与控制模块中分别设置了时钟同步前后的同一处理器结果对比、时钟域同步后的多个处理器输出结果对比，实现了故障结果的精确追踪。
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公开(公告)号：CN118153492A
公开(公告)日：2024-06-07
申请号：CN202410582706.7
申请日：2024-05-11
Applicant: 西北工业大学
IPC: G06F30/33
Abstract: 本发明涉及芯片验证与演示板技术领域，具体提出一种用于实现芯片演示板与应用验证板归一化的结构，提出子母板的设计结构，子板提供芯片必要的系统电路，母板提供所有外设的外围电路，该套子母板实现了较少的必需电路制作两款芯片的子板，而将两款芯片的大量功能验证和演示外围电路制作在母板上，两款芯片中相同的功能则使用母板中同一外围电路演示或验证，另外母板上设计有一块FPGA，用于解决管脚复用复杂等难题。因此该芯片演示验证板结构具有显著优点，两款芯片一套板子，既满足完备性、实用性，又兼顾经济性，同时为更多的芯片演示验证留下接口，其他芯片的演示验证也可设计兼容的子板与母板相接，通过母板上拥有的外围电路资源演示验证。
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公开(公告)号：CN118114615A
公开(公告)日：2024-05-31
申请号：CN202410535934.9
申请日：2024-04-30
Applicant: 西北工业大学
IPC: G06F30/39
Abstract: 本发明提供一种控制与计算分离的系统芯片结构，属于集成电路领域，该系统芯片设计包括：通信处理器簇，用于处理I/O通信控制相关指令；计算处理器簇，用于处理数据计算相关指令；计算处理器簇和通信处理器簇的片上通信架构，用于实现两簇之间的数据共享与交互。本发明提出的控制与计算分离的系统芯片结构，可将片上互联资源开销减少，并易于时序优化，更容易满足片上实时控制、高速计算需求，同时便于依据功能模块分类，统一设置不同的时钟频率，减少同步结构设计开销的同时，有效降低功耗。
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公开(公告)号：CN118093253A
公开(公告)日：2024-05-28
申请号：CN202410521490.3
申请日：2024-04-28
Applicant: 西北工业大学
IPC: G06F11/07
Abstract: 本发明提供了一种多核锁步处理器多级快速错误恢复系统，该系统由锁步处理器组、流水线寄存器检错与PC控制模块、处理器组检错与回卷模块、多级容忍控制模块组成。系统通过多级容忍控制模块对系统进行不同粒度的容错控制及错误管理，多级容忍控制模块调度全局的容错机制，一旦在某一级容错模块中的出错频率超过了所能容忍的限度，就暂停该模块的检错。模块停止检错使得错误向下一级传递，由下一级模块进行检错及恢复任务，其中最高一级的处理机制为对片外上报错误指示。本发明通过多级检错及错误恢复的方式达到在系统出现错误的时能够实现快速检错并将系统恢复到正确的状态，在达到快速检错和恢复的同时尽可能的减小性能的损失。
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Patent Agency Ranking
公开(公告)号：CN118035006A
公开(公告)日：2024-05-14
申请号：CN202410437569.8
申请日：2024-04-12
Applicant: 西北工业大学
Abstract: 本发明提供了一种三核处理器独立和锁步运行可动态配置的控制系统，通过独立‑锁步状态微体系结构层面的设计，整个处理器系统可以根据任务调度的不同灵活切换工作模式，充分发挥了多核处理器的性能优势，同时也利用多核处理器的冗余特性配置了锁步策略，做到了计算资源不浪费的同时系统可靠性也有所保障。本发明采用多处理器时钟域的处理方式，消除了由单一时钟串扰、对比逻辑错误翻转造成的单点故障，同时在错误检测与控制模块中分别设置了时钟同步前后的同一处理器结果对比、时钟域同步后的多个处理器输出结果对比，实现了故障结果的精确追踪。
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公开(公告)号：CN117971161A
公开(公告)日：2024-05-03
申请号：CN202410378773.7
申请日：2024-03-29
Applicant: 西北工业大学
Abstract: 本发明公开了一种精度可控的乘法器，其特征在于，所述乘法器包括：精度选择模块，用于获取待处理数据的需求精度；乘法模块，用于根据所述需求精度选择对应的乘法电路单元将所述待处理数据进行运算并得到部分积，所述乘法电路单元的基本单元为2位乘法电路；求和模块，用于将所述部分积进行求和得到最终积，并将所述最终积输入至输出模块，所述输出模块，用于将所述需求精度对应的最终积进行输出。乘法模块和求和模块分开，可同时对所有因数进行乘法操作，节省时间开销，同时按照实际需求配置需求精度进行运算，能够更高效的处理数据，节省资源开销。
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公开(公告)号：CN117971160A
公开(公告)日：2024-05-03
申请号：CN202410372881.3
申请日：2024-03-29
Applicant: 西北工业大学
IPC: G06F7/523
Abstract: 本发明公开了一种包括错误预测的乘法器，该乘法器包括：乘法模块，用于对待处理数据进行乘法运算得到运算结果；第一编码模块，用于对所述运算结果进行编码得到第一编码结果，还对所述乘法器的内部进位向量进行编码得到第一中间码，且还对所述待处理数据中第一待相乘数据进行编码得到第二中间码，对所述待处理数据中第二待相乘数据进行编码得到第三中间码；第二编码模块，用于基于所述第一中间码、第二中间码和第三中间码生成第二编码结果。比对模块，用于将所述第一编码结果和第二编码结果进行比对，能够实现发现乘法运算结果是否错误，提高了乘法器的可靠性。
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公开(公告)号：CN118153492B
公开(公告)日：2024-09-24
申请号：CN202410582706.7
申请日：2024-05-11
Applicant: 西北工业大学
IPC: G06F30/33
Abstract: 本发明涉及芯片验证与演示板技术领域，具体提出一种用于实现芯片演示板与应用验证板归一化的结构，提出子母板的设计结构，子板提供芯片必要的系统电路，母板提供所有外设的外围电路，该套子母板实现了较少的必需电路制作两款芯片的子板，而将两款芯片的大量功能验证和演示外围电路制作在母板上，两款芯片中相同的功能则使用母板中同一外围电路演示或验证，另外母板上设计有一块FPGA，用于解决管脚复用复杂等难题。因此该芯片演示验证板结构具有显著优点，两款芯片一套板子，既满足完备性、实用性，又兼顾经济性，同时为更多的芯片演示验证留下接口，其他芯片的演示验证也可设计兼容的子板与母板相接，通过母板上拥有的外围电路资源演示验证。
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公开(公告)号：CN118606238A
公开(公告)日：2024-09-06
申请号：CN202411084934.8
申请日：2024-08-08
Applicant: 西北工业大学
Abstract: 本发明公开了一种系统芯片数据交互系统及方法，属于系统芯片设计领域，利用CRC控制器对DMA控制器接收到的数据进行校检，如果校检结果值与CRC控制器存储的预设校检值一致，则通过DMA控制器将接收到的数据传输至目标地址；否则，CRC控制器通知DMA控制器在当前总线周期结束之后释放总线，CRC控制器同时通知处理器核处理DMA控制器接收到的与预设校检值不一致的数据，确保存储体中及传输路径上的数据没有错误之后，通过DMA控制器传输到目标地址，同时确保不会在CRC控制器通知处理器核的这段时间内错误数据已经被DMA控制器传输到目标地址，本发明无需额外的性能权衡，找到了DMA搬运数据的时间窗口，在不影响性能的前提下提高了数据交互可靠性。
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