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公开(公告)号：CN108231714A
公开(公告)日：2018-06-29
申请号：CN201611153311.7
申请日：2016-12-14
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L23/473 , H01L21/48
Abstract: 本发明公开了一种功率模块及其制作方法，功率模块包括：芯片，用于布置芯片的衬板，以及用于将芯片、衬板封装在液冷散热器上的封装外壳。衬板包括：陶瓷层、正面金属化层、背面金属化层和针翅状阵列。正面金属化层布置于陶瓷层的上表面，背面金属化层布置于陶瓷层的下表面。针翅状阵列位于陶瓷层的下表面，且针翅状阵列与陶瓷层为一体式结构。衬板通过焊接或烧结等方式设置在液冷散热器的上表面。本发明能够解决现有功率模块基板拱度控制难度大，模块散热效率低，密封不可靠而易引发漏液的技术问题。
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公开(公告)号：CN107564815A
公开(公告)日：2018-01-09
申请号：CN201610507639.8
申请日：2016-06-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/423 , H01L29/739
Abstract: 一种制作功率半导体的方法，该方法包括：步骤一、在衬底上形成预设厚度的栅氧化层；步骤二、对预设厚度的栅氧化层进行刻蚀，使得栅氧化层具有多种厚度，其中，栅氧化层的厚度从第一端到第二端呈现逐渐增大的趋势；步骤三、在刻蚀后的栅氧化层上形成多晶硅层。相较于现有的功率半导体制作方法，本方法制作得到的功率半导体更加平整，其工艺(例如记号对准、光刻及刻蚀等)难度得到有效降低，这样也就有助于提高功率半导体器件的性能以及芯片封装功能的可靠性。
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公开(公告)号：CN107564814A
公开(公告)日：2018-01-09
申请号：CN201610503033.7
申请日：2016-06-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/423 , H01L29/739
Abstract: 一种制作功率半导体的方法，包括：步骤一、在衬底上形成第一预设厚度的半导体层；步骤二、对第一预设厚度的半导体层进行刻蚀，得到第一目标台面；步骤三、在第一目标台面上形成第二多晶硅层；步骤四、在第二多晶硅层上继续形成半导体层，并对最终形成的半导体层进行刻蚀，得到第二目标台面，从而形成栅氧化层；步骤五、在第二目标台面上形成第一多晶硅层。利用该方法制作得到的功率半导体器件的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。
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公开(公告)号：CN107331702A
公开(公告)日：2017-11-07
申请号：CN201610282105.X
申请日：2016-04-29
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/06
CPC classification number: H01L29/7393 , H01L29/0696
Abstract: 本发明提供一种具有超结结构的载流子注入型IGBT，包括：半导体衬底和元胞区；元胞区包括位于半导体衬底表面内的第一基区、第二基区、位于第一基区中的第一源区、位于第二基区中的第二源区和位于第一基区与第二基区之间且与第一基区、第二基区平行设置的超结结构，其中，超结结构包括交替设置的N型区与P型区。上述IGBT结构采用超结结构，引入的N型区与P型区在IGBT承受反向电压时能相互耗尽，降低元胞区峰值电场强度，提高了IGBT的耐压能力，同时载流子存储区的掺杂浓度也能进一步提高。
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公开(公告)号：CN107240571A
公开(公告)日：2017-10-10
申请号：CN201710323534.1
申请日：2017-05-10
Applicant: 株洲中车时代电气股份有限公司
CPC classification number: H01L25/072 , H01L21/68 , H01L23/16
Abstract: 本发明公开了一种功率半导体芯片，包括该芯片的子模组及压接式封装模块，芯片包括：终端区，以及位于终端区内的有效区，有效区内设置有发射极区和栅极区。栅极区包括栅极电极、栅极母线，以及位于栅极电极外周的若干个外围栅极，栅极电极位于外围栅极包围区域的中心，栅极电极与外围栅极通过栅极母线相连。外围栅极包围的区域被栅极母线分隔成大小相同的若干子区域，该子区域内布置有发射极电极。外围栅极之间设置有断点，断点以中心和/或轴对称分布，位于外围栅极包围区域内和外围栅极外的发射极区通过断点连通。本发明能够解决现有模块难以实现各子模组间界面的均衡接触，以及结构和工艺复杂，成品率难以提高，难以实现批量制造的技术问题。
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Patent Agency Ranking
公开(公告)号：CN112786679B
公开(公告)日：2023-04-14
申请号：CN201911089381.4
申请日：2019-11-08
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/06 , H01L29/24 , H01L29/47 , H01L21/336 , H01L29/78
Abstract: 本公开提供一种碳化硅MOSFET器件的元胞结构及碳化硅MOSFET器件。该碳化硅MOSFET器件的元胞结构包括：位于元胞结构两侧且在所述漂移层表面内设置的第二导电类型阱区、位于所述阱区表面内的第一导电类型源区和位于元胞结构中心且与所述源区、所述阱区以及所述漂移层接触的栅结构。还包括位于所述源区上方且与所述源区形成欧姆接触的源极金属层，在元胞结构两侧，所述漂移层于其未被所述阱区覆盖的区域向下设置有侧部沟槽，所述侧部沟槽中设置有与所述侧部沟槽下方的所述漂移层形成肖特基接触的肖特基金属层。本公开通过在碳化硅MOSFET器件的元胞结构级别集成了SBD，改善碳化硅双极退化现象，提高芯片可靠性，并降低模块封装成本、提高模块电气特性。
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公开(公告)号：CN112786695A
公开(公告)日：2021-05-11
申请号：CN201911089118.5
申请日：2019-11-08
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/423 , H01L29/06
Abstract: 本发明公开了一种分裂栅沟槽功率半导体器件，包括设置在半导体衬底上的有源区，有源区包括沿半导体衬底表面向半导体衬底底部方向纵向叠置的第一阱区和第二阱区；一个或多个通过刻蚀而成的穿透第一阱区和第二阱区的真栅沟槽，真栅沟槽中设置有分裂式多晶硅真栅，其包括分别靠近沟槽的顶部和底部分离设置的多晶硅主真栅和多晶硅辅真栅，所述多晶硅主真栅为用于与外部栅极驱动电路相连的控制栅，多晶硅主真栅与多晶硅辅真栅之间，多晶硅真栅与真栅沟槽的侧壁以及与真栅沟槽的底部之间通过层间介质隔离。本发明通过对条形沟槽内多晶硅栅进行分裂形成分裂栅，减小了寄生电容，进而采用不同电连接和设置氧化层厚度，以实现芯片性能的总体优化。
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公开(公告)号：CN111129132A
公开(公告)日：2020-05-08
申请号：CN201811277607.9
申请日：2018-10-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/423 , H01L21/331
Abstract: 本发明提出了一种IGBT器件，其包括：从下至上依次设置的集电极金属层、P+区、N′区以及N-区，N-区的顶部形成有台阶型的沟槽，沟槽的不同台阶上形成有沟槽栅和平面栅。使用本发明的优点在于，相比于单一结构的沟槽型IGBT器件，本器件结合了沟槽栅和平面栅两种栅极结构，因此具有平面栅IGBT和沟槽栅IGBT两种工作机制。平面栅IGBT部分和沟槽栅IGBT部分的栅极氧化过程可以同时完成，可以具有同样的栅极氧化层厚度。
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公开(公告)号：CN111129129A
公开(公告)日：2020-05-08
申请号：CN201811274977.7
申请日：2018-10-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/423 , H01L29/06
Abstract: 本发明提出了一种解决了沟槽栅IGBT在低感应用环境下栅阻对开通di/dt控制有限的问题的陪栅浮空型沟槽栅IGBT芯片，包括若干个相互并联的元胞，每个所述元胞包括依次排列的第一沟槽真栅、第二沟槽真栅及一个或多个沟槽陪栅，各沟槽真栅与栅极区相连，其特征在于，所述沟槽陪栅浮空设置，本发明的陪栅浮空型沟槽栅IGBT芯片解决了沟槽栅IGBT在低感应用环境下栅阻对开通di/dt控制有限的问题，实现了栅极电阻对IGBT开通速度(di/dt)的有效的调控,并优化了开通速度di/dt和开通损耗两者间的权衡关系。在不增加di/dt的情况下开通损耗也能得到有效的控制。
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公开(公告)号：CN110459466A
公开(公告)日：2019-11-15
申请号：CN201810426855.9
申请日：2018-05-07
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/28
Abstract: 本发明涉及一种沟槽栅功率器件栅极制作方法，包括以下步骤：步骤一：提供半导体衬底；步骤二：在半导体衬底上刻蚀沟槽；步骤三：在半导体衬底的上表面和沟槽的内壁上形成栅极氧化层；步骤四：在半导体衬底的上表面淀积栅极材料并填满沟槽；步骤五：氧化栅极材料并形成氧化栅极材料层；步骤六：刻蚀氧化栅极材料层。本发明利用高温炉管氧化工艺，通过氧化半导体衬底上表面的多晶硅，产生厚度均匀的多晶硅氧化层。然后利用多晶硅氧化层相对多晶硅的高刻蚀选择比，通过干法或湿法刻蚀多晶硅氧化层，从而在沟槽内形成深度均匀的多晶硅，构成完整的栅极结构，从而提高阈值电压等器件参数的片内均匀性。
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