公开(公告)号：CN115398647A

公开(公告)日：2022-11-25

申请号：CN202180025734.3

申请日：2021-09-16

Applicant: 株式会社POWDEC

Inventor： 河合弘治 ,  八木修一 ,  成井启修

IPC: H01L29/778 ,  H01L21/338 ,  H01L29/812 ,  H01L21/337 ,  H01L29/808

Abstract: 该常关型极化超结GaN系FET具有依次层叠的未掺杂GaN层11、AlxGa1‑xN层12、岛状的未掺杂GaN层13、p型GaN层14和p型InyGa1‑yN层15，在最上层具有栅极16，在AlxGa1‑xN层12上具有源极17和漏极18，在AlxGa1‑xN层12上具有与未掺杂GaN层13的一端部接近的p型InzGa1‑zN层19和栅极20。栅极20可以隔着栅绝缘膜设置在p型InzGa1‑zN层19上。在非工作时，将在未掺杂GaN层11/AlxGa1‑xN层12异质界面处形成的2DEG22的、栅极20的正下方的部分的浓度设为n0、将栅极16的正下方的部分的浓度设为n1、将极化超结区域的浓度设为n2、将极化超结区域与漏极18之间的部分的浓度设为n3时，n0≤n1＜n2＜n3。

公开(公告)号：CN115298834A

公开(公告)日：2022-11-04

申请号：CN202180022782.7

申请日：2021-03-25

Applicant: 丰田合成株式会社 ,  株式会社POWDEC

Inventor： 佐藤寿朗 ,  竹中靖博 ,  神谷真央 ,  篠田大辅 ,  上村俊也 ,  河合弘治 ,  八木修一

IPC: H01L29/812 ,  H01L21/28 ,  H01L21/337 ,  H01L21/338 ,  H01L29/06 ,  H01L29/417 ,  H01L29/47 ,  H01L29/778 ,  H01L29/808 ,  H01L29/872

Abstract: 本技术的目的在于提供耐压性优异的半导体元件及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第二半导体层(120)或第三半导体层(130)之上的源极电极(S1)及漏极电极(D1)以及第四半导体层(140)之上的栅极电极(G1)。棒状形状的前端部分中的连接从源极电极接触区域(SC1)至漏极电极接触区域(DC1)的最短距离的方向的极化超结区域的长度(Lpsj2)为棒状形状的除前端部分以外的部分中的连接从源极电极接触区域(SC1)至漏极电极接触区域(DC1)的最短距离的方向的极化超结区域的长度(Lpsj1)以上。

公开(公告)号：CN115298833A

公开(公告)日：2022-11-04

申请号：CN202180022817.7

申请日：2021-03-25

Applicant: 丰田合成株式会社 ,  株式会社POWDEC

Inventor： 佐藤寿朗 ,  竹中靖博 ,  奥野浩司 ,  篠田大辅 ,  上村俊也 ,  河合弘治 ,  八木修一

IPC: H01L29/808 ,  H01L21/28 ,  H01L21/337 ,  H01L21/338 ,  H01L29/41 ,  H01L29/417 ,  H01L29/47 ,  H01L29/778 ,  H01L29/812 ,  H01L29/872

Abstract: 本技术的目的在于提供至少一个以上的电气特性优异的半导体元件及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第二半导体层(120)或第三半导体层(130)之上的源极电极(S1)及漏极电极(D1)以及第四半导体层(140)之上的栅极电极(G1)。位错密度为1×106cm‑2以上且1×1010cm‑2以下。第二半导体层(120)与第三半导体层(130)之间的接触面积在栅极宽度方向的每1μm为10μm2以上且200μm2以下。

公开(公告)号：CN109075148A

公开(公告)日：2018-12-21

申请号：CN201780026378.0

申请日：2017-09-25

Applicant: 株式会社POWDEC ,  株式会社桑田

Inventor： 河合弘治 ,  八木修一 ,  越后谷祥子

IPC: H01L23/48 ,  H01L23/12 ,  H01L23/28 ,  H01L23/29 ,  H01L23/31 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48472 ,  H01L2224/49111 ,  H01L2924/181 ,  H01L2924/00012

Abstract: 一种半导体封装体，具备：半导体芯片(C)，在绝缘基板(10)的第1主面上设置有构成三端子半导体元件的半导体层(20)，在半导体层(20)上以三角形配置有源极(30)、漏极(40)及栅极；电极焊盘(60、70)等，分别与源极(30)、漏极(40)及栅极电连接，被拉出到半导体层(20)的外部；及电绝缘性的树脂(90)，对半导体层(20)、源极(30)、漏极(40)、栅极及绝缘基板(10)的侧面进行密封。

公开(公告)号：CN102947921A

公开(公告)日：2013-02-27

申请号：CN201180030470.7

申请日：2011-06-21

Applicant: 谢菲尔德大学 ,  株式会社POWDEC

Inventor： 中岛昭 ,  桑卡拉纳拉亚南·埃克纳特马达蒂尔 ,  住田行常 ,  河合弘治

IPC: H01L21/338 ,  H01L29/06 ,  H01L29/41 ,  H01L29/47 ,  H01L29/778 ,  H01L29/80 ,  H01L29/812 ,  H01L29/861 ,  H01L29/872

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/42316 ,  H01L29/66219 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/861 ,  H01L29/872

Abstract: 通过利用极化结，从而根本性地缓和传导通道的局部中产生的峰电场，实现高耐压化，同时消除电流崩塌的产生以达到实际应用的水平，容易实现低损耗GaN类半导体器件。半导体器件具有依次层叠于C面蓝宝石基板等基底基板上的Inz Ga1-z N层11(0≤z＜1)、Alx Ga1-x N层12(0＜x＜1)、Iny Ga1-y N层13(0≤y＜1)以及p型Inw Ga1-w N层14(0≤w＜1)。在非运作时，在Alx Ga1-xN层12与Iny Ga1-y N层13之间的异质界面近旁部分的Iny Ga1-y N层13处形成二维空穴气15、且在Inz Ga1-z N层11与Alx Ga1-x N层12之间的异质界面近旁部分的Inz Ga1-z N层16处形成二维电子气16。