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公开(公告)号：CN112420818B
公开(公告)日：2024-07-12
申请号：CN202010069989.7
申请日：2020-01-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/40 , H01L29/78 , H01L27/088
Abstract: 提供能够提高雪崩耐量的半导体装置。该半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域及含金属部设于第二半导体区域之上。绝缘部在第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。栅极电极以及第二电极设于绝缘部中。第一布线层隔着第一绝缘层设于含金属部的一部分及栅极电极之上，与栅极电极电连接。第二布线层与第一布线层分离地设置，与含金属部以及第二电极电连接。
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公开(公告)号：CN110164971B
公开(公告)日：2022-08-12
申请号：CN201810762478.6
申请日：2018-07-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一个实施方式，半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2电极、栅极电极、第1导电部及第2导电部。第1半导体区域具有第1区域及第2区域。第2半导体区域设置在第1区域之上，第3半导体区域设置在第2半导体区域之上。第2电极设置在第3半导体区域之上。栅极电极在第2方向上与第2半导体区域对置。第1导电部设置在第2区域之上，在第3方向上设置有多个。多个第1导电部在第2方向上与栅极电极并排。第2导电部设置在第2区域之上。第2导电部在第3方向上与栅极电极及多个第1导电部并排。
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公开(公告)号：CN114068713A
公开(公告)日：2022-02-18
申请号：CN202110183284.2
申请日：2021-02-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 小林研也
Abstract: 实施方式提供一种能够降低接通电阻的半导体装置。有关实施方式的半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、绝缘部、导电部、栅极电极和第2电极。上述第1半导体区域设置在上述第1电极之上，与上述第1电极电连接。上述第2半导体区域设置在上述第1半导体区域之上。上述第3半导体区域设置在上述第2半导体区域之上。上述绝缘部设置在上述第1电极之上，与上述第1电极直接接触。上述导电部设置在上述绝缘部中，在与从上述第1电极朝向上述第1半导体区域的第1方向相交的第2方向上与上述第1半导体区域并列。上述栅极电极设置在上述绝缘部中，位于上述导电部之上，在上述第2方向上与上述第2半导体区域并列。上述第2电极设置在上述第3半导体区域及上述绝缘部之上，与上述第3半导体区域电连接。
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公开(公告)号：CN109524451B
公开(公告)日：2021-08-17
申请号：CN201810163425.2
申请日：2018-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L21/336
Abstract: 本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。
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公开(公告)号：CN112510084A
公开(公告)日：2021-03-16
申请号：CN202010127017.9
申请日：2020-02-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L29/40 , H01L29/78 , H01L21/336
Abstract: 实施方式提供使栅极阈值电压均匀化的半导体装置以及其制造方法。实施方式的半导体装置具备半导体部、设于所述半导体部上的电极、以及位于所述半导体部与所述电极之间的控制电极以及场电极。所述控制电极配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘。所述场电极配置于在所述半导体部设置的第二沟槽的内部，利用第二绝缘膜而与所述半导体部电绝缘，并电连接于所述电极。所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部。多个所述控制电极以包围所述场电极的方式配置。
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Patent Agency Ranking
公开(公告)号：CN112420818A
公开(公告)日：2021-02-26
申请号：CN202010069989.7
申请日：2020-01-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/40 , H01L29/78 , H01L27/088
Abstract: 提供能够提高雪崩耐量的半导体装置。该半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域及含金属部设于第二半导体区域之上。绝缘部在第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。栅极电极以及第二电极设于绝缘部中。第一布线层隔着第一绝缘层设于含金属部的一部分及栅极电极之上，与栅极电极电连接。第二布线层与第一布线层分离地设置，与含金属部以及第二电极电连接。
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公开(公告)号：CN110164971A
公开(公告)日：2019-08-23
申请号：CN201810762478.6
申请日：2018-07-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一个实施方式，半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2电极、栅极电极、第1导电部及第2导电部。第1半导体区域具有第1区域及第2区域。第2半导体区域设置在第1区域之上，第3半导体区域设置在第2半导体区域之上。第2电极设置在第3半导体区域之上。栅极电极在第2方向上与第2半导体区域对置。第1导电部设置在第2区域之上，在第3方向上设置有多个。多个第1导电部在第2方向上与栅极电极并排。第2导电部设置在第2区域之上。第2导电部在第3方向上与栅极电极及多个第1导电部并排。
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公开(公告)号：CN113161418B
公开(公告)日：2024-12-03
申请号：CN202010799615.0
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具有半导体部的背面上的第一电极、表面上的第二电极、控制电极、第三电极、二极管元件、电阻元件、第一及第二配线。所述控制电极及所述第三电极设置于所述半导体部的沟槽的内部。所述二极管元件设置于所述半导体部的所述表面侧，与所述第二电极电连接。所述电阻元件设置于覆盖所述半导体部的所述表面的绝缘膜上，与所述二极管元件串联连接。所述第一配线将所述二极管元件和所述电阻元件电连接，并与所述第三电极电连接。所述第二配线将所述电阻元件和所述半导体部电连接。
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公开(公告)号：CN112510084B
公开(公告)日：2024-12-03
申请号：CN202010127017.9
申请日：2020-02-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L29/40 , H01L29/78 , H01L21/336
Abstract: 实施方式提供使栅极阈值电压均匀化的半导体装置以及其制造方法。实施方式的半导体装置具备半导体部、设于所述半导体部上的电极、以及位于所述半导体部与所述电极之间的控制电极以及场电极。所述控制电极配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘。所述场电极配置于在所述半导体部设置的第二沟槽的内部，利用第二绝缘膜而与所述半导体部电绝缘，并电连接于所述电极。所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部。多个所述控制电极以包围所述场电极的方式配置。
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公开(公告)号：CN110289306B
公开(公告)日：2024-07-09
申请号：CN201810958970.0
申请日：2018-08-22
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 小林研也
Abstract: 本发明的实施方式一般涉及半导体装置及控制装置。根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电部、栅极电极及控制装置。控制装置进行第1动作、第2动作、第3动作及第4动作。在第1动作中，使导电部的电位从第1电位变化为高于第1电位的第2电位。在第2动作中，使栅极电极的电位从第3电位变化为高于第3电位的第4电位。在第1动作及第2动作之后的第3动作中，使栅极电极的电位从第4电位变化为第3电位。在第3动作之后的第4动作中，使导电部的电位从第2电位变化为第1电位。
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