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公开(公告)号：CN101847441A
公开(公告)日：2010-09-29
申请号：CN201010135739.5
申请日：2010-03-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C2013/0085 , G11C2213/71 , G11C2213/72
Abstract: 本发明提供实现了低功耗及高速访问的非易失性半导体存储装置。非易失性半导体存储装置具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对存储单元供给数据写入所需要的偏置电压的数据写入单元，该多个页包括属于预定数量的存储体的预定数量的存储单元；以及控制单元，其控制数据写入单元，按包括预定数量的存储单元的每一写入单位进行对页写入数据的页写入。控制单元，以包括编写操作及检验操作的步骤的重复执行页写入，仅对于在检验操作中无法确认为正常的数据写入的写入单位，在下一步骤及以后执行编写操作及检验操作。
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公开(公告)号：CN106469569A
公开(公告)日：2017-03-01
申请号：CN201610134603.X
申请日：2016-03-09
Applicant: 株式会社东芝
Inventor： 常盘直哉
Abstract: 本发明的实施方式提供一种能够提高处理能力的半导体存储装置及存储系统。实施方式的存储系统具备半导体存储装置和控制器。半导体存储装置具备：第1存储单元阵列，能够存储与第1及第2比特对应的第1及第2页；以及第1至第3高速缓冲存储器。控制器能够在发送与第1页对应的第1地址信号前，发送与第2页对应的第2地址信号，也能在发送与第2页对应的第2地址信号前，发送与第1页对应的第1地址信号。
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公开(公告)号：CN102623055B
公开(公告)日：2015-09-16
申请号：CN201210091270.9
申请日：2008-02-29
Applicant: 株式会社东芝
Inventor： 常盘直哉
IPC: G11C16/06
CPC classification number: G11C16/06
Abstract: 本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
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公开(公告)号：CN101261882A
公开(公告)日：2008-09-10
申请号：CN200810092088.9
申请日：2008-02-29
Applicant: 株式会社东芝
Inventor： 常盘直哉
IPC: G11C29/12
CPC classification number: G11C16/06
Abstract: 本发明公开了非易失性半导体存储装置、非易失性半导体存储系统、及非易失性半导体存储系统中的不良列的管理方法，该非易失性半导体存储装置，具备：存储器单元阵列，其排列有能够电气改写的非易失性存储器单元；第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据；将所述第1数据保持电路的所述数据取出至装置外部的电路；以及第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据；其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。
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