公开(公告)号：CN1311555C

公开(公告)日：2007-04-18

申请号：CN200410071290.5

申请日：2004-07-16

Applicant: 株式会社东芝

Inventor： 二山拓也 ,  细野浩司

IPC: H01L27/10 ,  H01L27/115

CPC classification number: G11C16/10 ,  G11C16/0483

Abstract: 本发明提供一种非易失性半导体存储装置，能减小配置传输晶体管的区域面积。与配置成块BK的存储器单元连接的字线WL0～15与传输晶体管Q0～15的杂质区域41连接。在Q0～15的杂质区域43中，连接有向字线WL0～15供给电压的驱动线DL0～15。为了向与字线WL3连接的存储器单元写入数据，对字线WL3施加20V电压，对两相邻字线WL1、5施加0V电压。在字线WL3的传输晶体管Q3的两侧及对面不配置字线WL1、5的传输晶体管Q1、5。据此，就可以防止相邻的传输晶体管之间的电位差增大。

公开(公告)号：CN203205073U

公开(公告)日：2013-09-18

申请号：CN201320087331.4

申请日：2013-02-26

Applicant: 株式会社东芝

Inventor： 樱井清史 ,  二山拓也

IPC: G11C16/06 ,  G11C16/02

CPC classification number: G11C16/06 ,  G11C16/0483

Abstract: 本实用新型提供非易失性半导体存储装置，具备：存储单元阵列，其构成为排列有多个块，上述块构成为排列有NAND单位单元，上述NAND单位单元构成为串联有可电气改写的多个存储单元和选择晶体管；和行解码器，其构成为选择上述存储单元阵列的块，向该块供给各种工作所需要的电压。上述行解码器具备：多个第1传输晶体管，其在矩形的第1区域配置，与上述存储单元连接；和多个第2传输晶体管，其在上述第1区域的剩余区域即第2区域配置，与上述选择晶体管连接。