公开(公告)号：CN1185657C

公开(公告)日：2005-01-19

申请号：CN99106127.6

申请日：1999-04-28

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  吉河武文

IPC: G11C7/10

CPC classification number: G11C7/1093 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/22

Abstract: 本发明为一种输入及输出装置，比较器(5)比较时钟信号(CLK)的数据取入边沿和从输入缓冲器(11)输出的数据信号(D1’)的上升沿、下降沿之时刻，延迟电路(31)根据比较结果，让时钟信号(CLK)推迟一所定时间，延迟电路(32)让时钟信号(CLK)推迟另一所定时间。数据信号(D1’)的逻辑值为“H”时，选择器(4)选择延迟电路(31)的延迟时钟信号(CLK_LH)，其逻辑值为“L”时，选择延迟电路(32)的延迟时钟信号(CLK_HL)。保持电路(21)根据选择器(4)所选择的延迟时钟信号锁存数据信号(D1’)。

公开(公告)号：CN1159847C

公开(公告)日：2004-07-28

申请号：CN99125496.1

申请日：1999-12-09

Applicant: 松下电器产业株式会社

Inventor： 山内宽行 ,  寺田裕

IPC: H03K17/30

CPC classification number: H03F3/45717

Abstract: 主比较电路2供出对应于差动信号TX、XTX的电位差Va的检测电流Icomp；参考差动电压生成电路4生成对应于差动信号的中间电位Vm的参考差动电压OFS、XOFS；从比较电路5供出对应于该电位差的电流，作偏置电流Ioffset。因装置1输出电流Icomp、Ioffset的差电流，故其输出入特性具有偏置。因电路2、5的电路结构相同，故当电路2的Va-Icomp特性随电位Vm变化时，偏置电流Ioffset也发生同样的变化。结果，即使差动信号的电位发生变动，装置1的偏置电压也不会发生什么变化。

公开(公告)号：CN1499638A

公开(公告)日：2004-05-26

申请号：CN200310114832.8

申请日：2003-11-07

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  赤松宽范

IPC: H01L27/10 ,  H01L23/52 ,  G11C11/413

CPC classification number: H01L27/0203 ,  G11C5/025 ,  H01L27/105

Abstract: 本发明的目的在于：提供能够减少在高位层次中的布线的占有面积的存储器宏及半导体集成电路而又不损害其通用性。为此，设置存储器阵列部、成为存储器阵列部的接口的连接电路、以及连接存储器阵列部与连接电路的信号布线。在存储器阵列部上部设置由第1及第2布线层构成的网状布线。连接电路用由第2布线层构成的中间布线连接到由设置在存储器阵列部、连接电路或者信号布线的上部的第3布线层构成的多条信号线上。设置中间布线的区域被配置在存储器阵列部或者信号布线的上部，而且，在设置中间布线的区域不存在由第2布线层构成的网状布线。

公开(公告)号：CN1293495A

公开(公告)日：2001-05-02

申请号：CN00129761.9

申请日：2000-10-11

Applicant: 松下电器产业株式会社

Inventor： 平田贵士 ,  赤松宽范 ,  高桥学志 ,  寺田裕 ,  小松义英

IPC: H04B3/02

CPC classification number: H04L25/028 ,  H04L25/0276

Abstract: 驱动分别通过终端电阻与终端偏压耦合的传输线路对。设有与上述传输线路对耦合的电流驱动器;用来监测上述传输线路对的共态电压(中间电位)和电流驱动器的电源电位之差的共态电压监测电路;与上述传输线路对耦合,而能根据该监测结果分段地修正电流驱动器的输出电流的电流修正电路。在因电流驱动器上的电源电位下降,传输线路对的共态电压变动而使该电流驱动器的电流驱动能力下降之时,将所降部分补回来,以进行恒流操作。

公开(公告)号：CN1245339A

公开(公告)日：2000-02-23

申请号：CN99106127.6

申请日：1999-04-28

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  吉河武文

IPC: G11C11/407

CPC classification number: G11C7/1093 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/22

Abstract: 本发明为一种输入及输出装置,比较器5比较时钟信号CLK的数据取入边沿和从输入缓冲器11输出的数据信号D1’的上升沿、下降沿之时刻,延迟电路31根据比较结果,让时钟信号CLK推迟一所定时间,延迟电路32让时钟信号CLK推迟另一所定时间。数据信号D1’的逻辑值为“H”时,选择器4选择延迟电路31的延迟时钟信号CLK－LH,其逻辑值为“L”时,选择延迟电路32的延迟时钟信号CLK－HL。保持电路21根据选择器4所选择的延迟时钟信号锁存数据信号D1’。

公开(公告)号：CN1197294A

公开(公告)日：1998-10-28

申请号：CN98107049.3

申请日：1998-02-04

Applicant: 松下电器产业株式会社

Inventor： 山内宽行 ,  赤松宽范 ,  岩田彻 ,  楠本馨一 ,  高桥学志 ,  寺田裕 ,  平田贵士

IPC: H01L23/58 ,  H01L21/70 ,  H01L27/00

CPC classification number: G01R31/3004 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体器件包括:包括多个电路块的阵列部分;漏电流切断部分,用于切断出现在阵列部分中多个电路块的至少一个中的漏电流;以及控制部分,用于根据漏电流切断信息控制漏电流切断部分。