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公开(公告)号：CN106133915B
公开(公告)日：2020-04-07
申请号：CN201580016634.9
申请日：2015-08-13
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/417
Abstract: 包括：N型的碳化硅基板(1)；N型碳化硅层(2)，形成在N型碳化硅基板(1)的正面侧；P型区域(3)，选择性地形成在N型碳化硅层(2)的表面层；N型源区域(4)，形成在P型区域(3)内；P型接触区域(5)，形成在P型区域(3)内；栅绝缘膜(6)，形成在从N型源区域(4)经过P型区域(3)而到达N型碳化硅层(2)的区域上；栅电极(7)，形成在栅绝缘膜(6)上；层间绝缘膜(8)，覆盖栅电极(7)；以及第一源电极(9)，以电连接到P型接触区域(5)和N型源区域(4)的表面的方式形成，覆盖栅电极(7)的层间绝缘膜(8)的端部具有规定角度的倾斜。通过这样的设置，可以改善形成于正面侧的金属电极的覆盖性，可以抑制特性变动并提高可靠性。
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公开(公告)号：CN104303269B
公开(公告)日：2017-05-03
申请号：CN201380018024.3
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/285 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 通过溅射由镍、和使镍的磁导率降低并且生成碳化物的金属被调整至给定的组成比而得到的混合体或合金构成的靶，在碳化硅基板(1)上形成欧姆金属膜，通过对欧姆金属膜实施热处理，进行烧成，来制造碳化硅半导体装置的欧姆电极(6)。由此，能制造膜厚均匀、无剥离且能提升靶的使用效率的碳化硅半导体装置的欧姆电极(6)。
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公开(公告)号：CN105874604A
公开(公告)日：2016-08-17
申请号：CN201580003622.2
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/872
CPC classification number: H01L29/7811 , H01L21/761 , H01L29/045 , H01L29/0615 , H01L29/0623 , H01L29/0638 , H01L29/1608 , H01L29/66068 , H01L29/8611
Abstract: 半导体装置具备：选择性地设置在n型碳化硅外延层(2)的相对于n+型碳化硅基板(1)侧的相反一侧的表面层的p+型区(3)；由在n型碳化硅外延层(2)上形成金属?半导体接合的源电极(13)和p+型区(3)构成的元件结构；包围所述元件结构的周边部的p?型区(5a)和p??型区(5b)；隔着n型碳化硅外延层(2)包围该周边部的n+型沟道截断区(17)的结构。n+型沟道截断区(17)具有杂质浓度高的第二个n+型沟道截断区(17b)和内部包括第二个n+型沟道截断区(17b)，且杂质浓度比第二个n+型沟道截断区(17b)低的第一个n+型沟道截断区(17a)。通过采用这样的结构能够实现高耐压和电流的低泄漏。
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公开(公告)号：CN110660858B
公开(公告)日：2025-02-25
申请号：CN201910337866.4
申请日：2019-04-25
Applicant: 富士电机株式会社
Abstract: 本发明提供在高温下能提高基于栅极电压控制的电流控制性的碳化硅半导体装置。在p型基区(23)的比有源区靠外侧的p型基区延伸部(23’)设置p+型高浓度区(51)。在与半导体基板的正面平行的第一方向X上，在p+型高浓度区(51)与n+型源区(24)之间，以及在与半导体基板(10)的正面平行且与第一方向X正交的第二方向Y上在p+型高浓度区与最外侧的沟槽(26)之间的部分是构成p型基区延伸部(23’)的p型碳化硅外延层，且在半导体基板的正面(13a)露出。第一方向X上从p+型高浓度区到n+型源区的第一距离X1为0.6μm以上。第二方向Y上从p+型高浓度区到最外侧的沟槽的第二距离Y1为0.6μm以上。
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公开(公告)号：CN118588754A
公开(公告)日：2024-09-03
申请号：CN202410143509.5
申请日：2024-02-01
Applicant: 富士电机株式会社
Inventor： 木下明将
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 提供一种碳化硅半导体装置及其制造方法，抑制了电场缓和区的耐压性能下降。遍及有源部和耐压构造部地设置有漂移层，有源部具有：p型的基区，设置于漂移层的上表面侧；n型的主区，设置于基区的上表面侧；p型的埋入区，与基区相接地设置于漂移层的上表面侧；p型的基极接触区，与主区相接地设置于埋入区的上表面侧；栅极电极，设置于贯通主区和基区的沟槽内；主电极，与主区及基极接触区相接地设置，耐压构造部具有：由SiC构成的p型的电场缓和区，设置于漂移层的上表面侧；绝缘膜，设置于电场缓和区的上表面，由SiC构成的主区和基极接触区的各区中，至少以下部分即与主电极相接的部分包含3C‑SiC，电场缓和区由4H‑SiC构成。
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Patent Agency Ranking
公开(公告)号：CN117716514A
公开(公告)日：2024-03-15
申请号：CN202280051873.8
申请日：2022-12-23
Applicant: 富士电机株式会社
IPC: H01L29/78
Abstract: 本发明提供半导体装置以及半导体装置的制造方法。p型基区的深度方向上的p型杂质浓度分布(41)通过向p型基区进行两阶段以上的离子注入来调整。向p型基区进行的两阶段以上的离子注入被设定为各自不同的加速电压，并且加速电压越高则剂量被设定得越低。p型基区的深度方向上的p型杂质浓度分布(41)以杂质浓度最高的深度位置(D1)为界，以非对称的方式使杂质浓度从该深度位置(D1)分别朝向n+型源区侧和n+型漏区侧变低。p型杂质浓度分布(41)在比深度位置(D1)更靠n+型漏区侧的位置，在一个以上的不同的深度位置形成阶梯从而使杂质浓度变低。由此，能够改善提高栅极阈值电压与降低导通电阻之间的折衷关系。
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公开(公告)号：CN117378049A
公开(公告)日：2024-01-09
申请号：CN202280036911.2
申请日：2022-11-07
Applicant: 富士电机株式会社
Inventor： 木下明将
IPC: H01L29/78
Abstract: 本发明提供半导体装置，n+型源区(4)、低浓度区(5)以及p++型接触区(6)分别选择性地设置于半导体基板(30)的正面的表面区，并与源极电极接触。n+型源区(4)和低浓度区(5)在沟槽(7)的侧壁与栅极绝缘膜(8)接触，并在深度方向(Z)上与p型基区的沟道部分邻接。p++型接触区(6)与沟槽(7)分开地配置。由成为p型基区的外延层(33)的表面区中的未形成n+型源区(4)和p++型接触区(6)而残留的部分构成n‑型或p‑型的低浓度区(5)。低浓度区(5)沿沟槽(7)的侧壁周期性地配置在p++型接触区(6)与沟槽(7)之间。通过设为这样的结构，能够在不增加工序数量的情况下增大短路耐量。
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公开(公告)号：CN115394831A
公开(公告)日：2022-11-25
申请号：CN202210302236.5
申请日：2022-03-24
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/16 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种即使在除去场氧化膜的情况下也能够保持ESD耐量的碳化硅半导体装置。碳化硅半导体装置具备第一导电型的碳化硅半导体基板、第一导电型的第一半导体层(2)、第二导电型的第二半导体层(6)、第一导电型的第一半导体区、第二导电型的第二半导体区(8)、栅极绝缘膜、栅极电极、第一电极、第二电极和栅极焊盘部(23)。栅极焊盘部(23)包括栅极电极焊盘和连接部。在与连接部在深度方向上对置的区域具有未设置第二半导体区(8)的第一区(6a)，在与栅极电极焊盘的角部在深度方向上对置的区域具有未设置第二半导体区(8)的第二区。在第二半导体区(8)、第一区(6a)以及第二区的表面上设置有与栅极绝缘膜相同的氧化膜(16)。
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公开(公告)号：CN112466924A
公开(公告)日：2021-03-09
申请号：CN202010751541.3
申请日：2020-07-30
Applicant: 富士电机株式会社
Inventor： 木下明将
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 提供一种能够提高可靠性并且能够防止成本增大的碳化硅半导体装置及碳化硅半导体装置的制造方法。第一p+型区(21)以与p型基区(4)分开的方式设置在沟槽(7)的正下方，并在深度方向Z上与沟槽(7)的底面对置。第一p+型区(21)在沟槽(7)的底面露出，并在沟槽(7)的底面与栅极绝缘膜(8)接触。第二p+型区(22)以与第一p+型区(21)和沟槽(7)分开的方式设置于相邻的沟槽(7)之间(台面区)。第二p+型区(22)的漏极侧端部位于比第一p+型区(21)的漏极侧端部更靠源极侧的位置。n+型区(23)以与第一p+型区(21)和沟槽(7)分开的方式设置于台面区。n+型区(23)在深度方向Z上与第二p+型区(22)对置并邻接。
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公开(公告)号：CN105849877B
公开(公告)日：2019-06-25
申请号：CN201580003426.5
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L21/28 , H01L29/12 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC classification number: H01L29/7811 , H01L29/045 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/41741 , H01L29/41775 , H01L29/66068 , H01L29/7815
Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。
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