采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构

    公开(公告)号:CN109559767B

    公开(公告)日:2021-11-16

    申请号:CN201811448684.6

    申请日:2018-11-28

    Applicant: 安徽大学

    Abstract: 本发明公开了一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构,能够有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和读失败,增强SRAM的稳定性同时降低了读延迟,提高了SRAM的读取速度。相比于现有技术中的SA电路,本方案提供的电路结构拥有更加稳定的性能,读数据所需要的时间在不同的位线泄漏电流下,变化不是很大,有很好的稳定性;并且在读取数据的时间上相比于现有技术中的SA电路,抗泄漏电流能力提高了412.8%,读取时间减少了290%。

    采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构

    公开(公告)号:CN109559767A

    公开(公告)日:2019-04-02

    申请号:CN201811448684.6

    申请日:2018-11-28

    Applicant: 安徽大学

    Abstract: 本发明公开了一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构,能够有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和读失败,增强SRAM的稳定性同时降低了读延迟,提高了SRAM的读取速度。相比于现有技术中的SA电路,本方案提供的电路结构拥有更加稳定的性能,读数据所需要的时间在不同的位线泄漏电流下,变化不是很大,有很好的稳定性;并且在读取数据的时间上相比于现有技术中的SA电路,抗泄漏电流能力提高了412.8%,读取时间减少了290%。

    一种多比特存内计算阵列结构及电子设备

    公开(公告)号:CN119917452A

    公开(公告)日:2025-05-02

    申请号:CN202510407817.9

    申请日:2025-04-02

    Abstract: 本发明公开了一种多比特存内计算阵列结构及电子设备。该结构包括呈矩形排布的多个压控延时电路。每个压控延时电路具有输入端、输出端、压控端以及至少一个控制端。当控制端信号为0时,参考信号通过对应的输入端和输出端产生延时一。当控制端信号为1时,参考信号通过对应的输入端和输出端产生延时二。延时二为所述延时一与延迟调整量之和,延迟调整量与对应的压控端信号呈线性正相关。存内计算阵列结构通过多列压控延时电路以行形式组合产生的延迟调整量表征多个比特输入值和多个比特权重值的乘累加计算结果。本发明实现了多比特输入和多比特权重的乘累加存内计算,可以提供较大的系统级推理精度和效率。

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