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公开(公告)号：CN105786758A
公开(公告)日：2016-07-20
申请号：CN201610108865.9
申请日：2016-02-26
Applicant: 同济大学
IPC: G06F15/78
Abstract: 本发明涉及一种具有数据缓存功能的处理器装置及其数据读写方法。该处理器装置包括处理器内核(1)、数据存储模块和数据缓存模块(4)，所述的数据缓存模块(4)设置于处理器内核(1)和数据存储模块之间，该数据缓存模块(4)缓存处理器内核(1)产生并发送至数据存储模块的数据信息(21)，所述的数据缓存模块(4)包括数据缓存控制单元(22)和与之连接的数据缓存队列，该数据缓存队列包括依次排列的多个数据元素，每个数据元素对应一个数据的数据信息(21)。与现有技术相比，本发明具有结构简单、能够大大提高处理器装置运行效率等优点。
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公开(公告)号：CN102891688B
公开(公告)日：2015-08-19
申请号：CN201210388879.2
申请日：2012-10-12
Applicant: 同济大学
IPC: H03M13/11
Abstract: 本发明涉及一种随机映射码的构造方法，该方法包括：1)通过多层随机循环方法或多层随机排列方法构造大小为N×N的随机映射矩阵G；2)根据步骤1)中获得的随机映射矩阵G对一组基带信号b＝{bi，i＝1，2，...，N}进行编码，得到u；3)将两个相邻的编码符号调制成一个IQ符号，最后发送信号。与现有技术相比，本发明具有性能稳定、易于硬件实现、能够避免内存访问冲突等优点。
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公开(公告)号：CN112255944A
公开(公告)日：2021-01-22
申请号：CN202011109207.4
申请日：2020-10-16
Applicant: 同济大学 , 上海创时汽车科技有限公司
IPC: G05B19/042 , G01S15/08 , G01S15/931 , G01S7/521
Abstract: 本发明公开了一种多路并行超声波传感器驱动结构，包括：微控制器，其根据超声波传感器所需的驱动信号生成对应的电平状态变化时序序列，其根据每一路超声波传感器的电平状态变化时序序列以及扩展输入输出芯片通信协议要求，生成对应的控制命令序列，并将控制命令序列周期性的发送至扩展输入输出芯片；扩展输入输出芯片，其将微控制器输出的控制命令序列输出至各多路并行超声波传感器。本发明相对现有技术能减少对MCU引脚资源的占用，能实现多路超声波传感器的输出控制同步，能降低微控制器中央处理单元的计算负荷，节约系统资源，提高处理效率。
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公开(公告)号：CN104035898A
公开(公告)日：2014-09-10
申请号：CN201410244826.2
申请日：2014-06-04
Applicant: 同济大学
Abstract: 本发明涉及一种基于VLIW类型处理器的访存系统，包括：数据存储器，具有多个数据通道，多个数据通道并行访问数据存储器；指令存储器，具有写端口和读端口，写端口优先级高于读端口；处理器，包括处理器核、直接访存控制器、调试模块和仲裁器，处理器核中包括取指部件、第一访存部件和第二访存部件，取指部件与读端口连接，第一访存部件直接通过数据通道与数据存储器连接，第二访存部件、直接访存控制器和调试模块与仲裁器连接，处理器核内的其他访存部件通过总线与仲裁器连接，仲裁器通过数据通道与数据存储器连接，直接访存控制器与写端口连接。与现有技术相比，本发明具有多个访存部件同时访问存储器的效率高等优点。
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公开(公告)号：CN103970685A
公开(公告)日：2014-08-06
申请号：CN201310041565.X
申请日：2013-02-01
Applicant: 同济大学
IPC: G06F13/16
Abstract: 本发明涉及一种微处理器中存储资源全局调度装置及调度方法，所述的全局调度装置包括全局调度分配器、全局数据及地址总线和全局控制总线，所述的全局调度分配器通过全局数据及地址总线和全局控制总线分别连接存储模块中的至少一个存储器，所述的存储器通过全局数据及地址总线和全局控制总线相互连接；所述的调度方法为：微处理器静态或动态地生成存储资源优化信息，全局调度分配器接收存储资源优化信息后，生成相应的存储资源分配控制信号，并将该控制信号传输给相应的存储器，相应的存储器根据该控制信号对内部存储资源进行分配映射。与现有技术相比，本发明具有可进行资源统一分配、容错性好、可提高微处理器性能等优点。
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Patent Agency Ranking
公开(公告)号：CN105843660B
公开(公告)日：2019-04-02
申请号：CN201610159967.3
申请日：2016-03-21
Applicant: 同济大学
IPC: G06F8/41
Abstract: 本发明涉及一种编译器的代码优化调度方法，应用于VLIW类型处理器，该方法包括以下步骤：(1)将代码划分成基本块；(2)对每个基本块建立数据依赖图，所述的数据依赖图包括多个结点和用于连接结点的边，所述的结点表示指令及指令所需要的机器资源，所述的边表示指令之间的数据相关性；(3)对代码进行全局调度；(4)对代码进行拓扑排序。与现有技术相比，本发明具有能更好的适应VLIW处理器等优点。
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公开(公告)号：CN103346863B
公开(公告)日：2016-10-12
申请号：CN201310277515.1
申请日：2013-07-03
Applicant: 同济大学
Abstract: 本发明涉及一种算术域比特交织编码调制方法，包括以下步骤：1)通过外信息转移图对编码的构造进行分析，选择较优的权重集构造映射矩阵；2)根据映射矩阵在发送端进行编码调制；3)接收端接收到调制的信号后，进行解调解码。与现有技术相比，本发明在随机映射码的基础上提出了一种算术域比特交织编码调制方法，该方法结合了系统信道编码，设计实现了接收端链路自适应，平衡高信躁比和低信躁比的性能，在不增加高信躁比条件下的编码复杂性的情况下能保持系统的性能，并通过在低信躁比条件下使用编码的方法提高系统性能。
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公开(公告)号：CN105843589A
公开(公告)日：2016-08-10
申请号：CN201610157129.2
申请日：2016-03-18
Applicant: 同济大学
Abstract: 本发明涉及一种应用于VLIW类型处理器的存储器装置，用以在VLIW类型处理器中提高多个访存部件访问的效率，其特征在于，该存储器装置包括多个数据宽度均相同的子存储体，多个子存储体按照二维行列方式排布，所述的存储器根据地址信号和地址选择信号的组合设有两种工作方式：方式一：当存储器装置被用做指令存储器或指令缓存时，访问一次读出一个VLIW指令字；方式二：当存储器装置被用做数据存储器或数据缓存时，一次访问的数据作为单独一个数据字供处理器使用，或者作为多个数据字供处理器的SIMD数据通道使用。与现有技术相比，本发明具有灵活度高、效率高等优点。
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公开(公告)号：CN103067121B
公开(公告)日：2015-11-25
申请号：CN201210396046.0
申请日：2012-10-17
Applicant: 同济大学
IPC: H04L1/00
Abstract: 本发明涉及一种面向接收端链路自适应的译码信息处理方法，包括以下步骤：乒乓输入模块采用兵乓输入的串行接收数据，进行处理后分配至两个数据缓冲区后，以一定的周期从两个数据缓冲区间隔读写数据，并发送给译码器；译码器在接收到数据后，由迭代水平迭代单元和垂直迭代单元分别进行迭代处理，再由多个判决单元对数据进行硬判决，然后将判决结果并行发送给乒乓输出模块；乒乓输出模块并行接收译码器中判决单元输出的判决结果，转换为串行数据，并输出。与现有技术相比，本发明将接收端链路自适应的理论研究转化为实用技术，系统吞吐量大，计算复杂度低，同时可以避免高度并行带来的内存访问冲突。
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公开(公告)号：CN105824696B
公开(公告)日：2019-07-05
申请号：CN201610157123.5
申请日：2016-03-18
Applicant: 同济大学
Abstract: 本发明涉及一种具有定时中断功能的处理器装置，该处理器装置包括内部层次、中间层次和顶层，内部层次为处理器内核，包括特殊目标寄存器、用以逐级处理指令的译码和执行流水线以及用以控制流水线运行的旁路模块和流水线暂停模块；中间层次包括处理器核以及分别与处理器核连接的外设接口和存储器，所述的处理器核内还设有中断模块和定时器，所述的定时器分别与中断模块和特殊目标寄存器连接，所述的中断模块与处理器内核连接；顶层包括调试接口、总线和直接存储访问模块，所述的调试接口与处理器核连接，所述的直接存储访问模块分别与总线和存储器连接，所述的总线与处理器核连接。与现有技术相比，本发明具有效率高、响应快等优点。
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