公开(公告)号：CN113704172A

公开(公告)日：2021-11-26

申请号：CN202110964659.9

申请日：2021-08-20

Applicant: 北京大学

Inventor： 罗国杰 ,  马征征

IPC: G06F15/78 ,  G06F7/523 ,  G06F7/50 ,  G06F17/15 ,  G06N3/04 ,  G06N3/063

Abstract: 本发明公布了一种基于脉动阵列的转置卷积和卷积加速器芯片设计方法，通过设计与转置卷积网络模型和卷积网络模型不同的计算模式和访存模式相对应的芯片加速器阵列，并建立相应的数据流策略将转置卷积和卷积网络模型映射到芯片加速器阵列中，提高芯片加速性能，能够加速对抗生成网络和卷积神经网络的训练过程，有效提升图像处理性能。

公开(公告)号：CN111104767A

公开(公告)日：2020-05-05

申请号：CN201811177869.8

申请日：2018-10-10

Applicant: 北京大学

Inventor： 罗国杰 ,  张文泰 ,  姜明

IPC: G06F30/327

Abstract: 本发明公布了一种针对FPGA的变精度随机梯度下降的结构及设计方法，属于计算优化技术领域，是一种在迭代中动态调整精度的随机梯度下降算法(SGD)的动态重构体系结构的新的设计方案，基于动态重构体系结构的方法完成随机梯度下降算法SGD在FPGA上的实现，通过使用深度Q网络DQN对SGD的精度做出预测，由此达到运行时变精度的目的，使得性能更优。本发明通过动态重构方法将SGD迭代模块中的目标函数计算模块和梯度计算模块重新编程，能够使得SGD能够充分利用低精度运算的优势，在保证迭代的收敛性前提下，提高体系结构的计算能力。

公开(公告)号：CN105205205A

公开(公告)日：2015-12-30

申请号：CN201510507681.5

申请日：2015-08-18

Applicant: 北京大学

Inventor： 罗国杰 ,  沈明华

IPC: G06F17/50

Abstract: 本发明公布了一种基于网表位置信息最优划分的FPGA粗粒度并行布线方法，通过递归方法进行任务划分并同步任务间的布线信息，完成基于当前惩罚代价搜索所有信号线的布线路径；针对布线集合N，若集合足够小则采用串行布线方法；若不满足足够小，将N划分为集合S-、S0和S+；分别是横跨两个子区域的信号线集合S0、包含仅在左方(或下方)子区域的信号线集合S-和包含仅在右方(或上方)子区域的信号线集合S+；通过递归划分方法继续对S-和S+沿着不同方向再次进行任务划分，产生二叉树形式的信号线集合；进行并行布线操作，完成布线过程。本发明能够提高FPGA的开发效率，节约工作时间成本，促进FPGA广泛使用。