公开(公告)号：CN119300704A

公开(公告)日：2025-01-10

申请号：CN202411499997.X

申请日：2024-10-25

Applicant: 北京大学

Inventor： 王宗巍 ,  冀映彤 ,  蔡一茂 ,  杨高琦 ,  黄如

IPC: H10N70/20 ,  H10N70/00 ,  H10B63/00

Abstract: 本发明一种新型存储器单元及其制备方法和应用，将选通管S和电阻R构成1S1R存储器单元，包括在衬底上依次堆叠底电极、隔离层、阻变层、选通层和顶电极，在隔离层中包括上下连接的粗细沟槽，粗沟槽位于细沟槽上方，粗沟槽内填充选通层材料构成选通层，细沟槽内填充阻变层材料构成阻变层，粗沟槽的底面面积大于细沟槽的顶面面积；制备时通过两次光刻和刻蚀形成粗细沟槽，设计选通层和阻变层的有效生长区域面积，制备出不同电流驱动能力的选通管，利于阻变层和选通层的性能匹配，在选通层和阻变层间引入中间连接层，解决两者材料成分互相扩散问题；将1S1R单元与晶体管串联成1T1S1R单元，通过晶体管对电流的控制，准确测量纳米尺寸选通管的实际电学性能。

公开(公告)号：CN119768036A

公开(公告)日：2025-04-04

申请号：CN202411833935.8

申请日：2024-12-12

Applicant: 北京大学

Inventor： 蔡一茂 ,  冀映辰 ,  王宗巍 ,  杨高琦 ,  黄如

IPC: H10N70/00

Abstract: 本公开涉及一种选通管及其制作方法。选通管包括：第一电极；选通层，设置在第一电极上，选通层的底面与第一电极接触；第二电极，设置在选通层上，选通层的顶面与第二电极接触；钝化层，至少覆盖选通层的侧壁，钝化层的热导率小于选通层的热导率，钝化层的电导率小于选通层的电导率。钝化层能够阻碍热量从选通管传递到外部环境，以使选通层能够更快地升温，选通管能够更快地达到开启温度，缩短选通管开启时间，降低选通管的开启电压降低，选通管的读取电压也随之降低，有利于减少选通管的漏电流；钝化层的热导率低、具有良好的绝缘性能，能够进一步降低选通管的漏电风险，避免电流在不同器件间流动，从而避免了器件之间的电串扰。

公开(公告)号：CN119384214A

公开(公告)日：2025-01-28

申请号：CN202411419563.4

申请日：2024-10-11

Applicant: 北京大学

Inventor： 王宗巍 ,  杨高琦 ,  蔡一茂 ,  黄如

IPC: H10N70/00 ,  H10N70/20 ,  H10B63/00

Abstract: 本公开涉及一种基于1S1R结构的自选择存储器及其制备方法、设备，在选通层和阻变层之间增设中间层，中间层的热导率小于阻变层的热导率，中间层设于阻变层与选通层之间，能够阻碍选通层的热量向阻变层传递，能够提高选通层的温升速率，以使选通层快速上升到开启温度，能够降低自选择存储器的选通层的开启电压，自选择存储器实现自选择存储；同时，中间层能够提高选通层的热稳定性，延缓选通层温度降低，降低自选择存储器整体的写入电压和读取电压；还能避免选通层和阻变层的材料相互扩散导致自选择存储器的性能劣化，提高了自选择存储器的可靠性和性能稳定性。

公开(公告)号：CN119365063A

公开(公告)日：2025-01-24

申请号：CN202411523701.3

申请日：2024-10-29

Applicant: 北京大学

Inventor： 王宗巍 ,  杨高琦 ,  蔡一茂 ,  黄如

IPC: H10N70/00

Abstract: 本公开涉及一种选通管及其制作方法，涉及集成电路技术领域。选通管包括第一电极层、选通层、缓冲层、势垒层以及第二电极层，选通层、缓冲层和势垒层层叠设于第一电极层和第二电极层之间；势垒层的电子亲和势小于选通层的电子亲和势，缓冲层的电子亲和势介于选通层与势垒层之间。通过势垒层局域电子，避免电子向外泄露，从而降低选通管的漏电流，并在选通层与势垒层之间设置缓冲层，缓冲层用于缓冲选通层与势垒层的电子亲和势的差值，避免选通层与势垒层的电子亲和势相差过大导致的选通管性能波动；缓冲层还能能够降低势垒层分压，避免势垒层被高分压击穿。

公开(公告)号：CN118019351A

公开(公告)日：2024-05-10

申请号：CN202410051438.6

申请日：2024-01-12

Applicant: 北京大学

Inventor： 蔡一茂 ,  杨高琦 ,  王宗巍 ,  李劲杉 ,  鲍盛誉 ,  黄如

IPC: H10B63/00

Abstract: 本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括底座晶体管以及与所述底座晶体管电连接，并且呈阵列分布的存储单元；其中，所述存储单元的一端与位线连接，另一端与字线连接；并且，位于同一层内的存储单元之间通过所述字线并联，位于不同层内的存储单元之间通过层与层之间的电连接孔连接；所有存储单元的底电极均与所述底座晶体管的漏极连接；所述位线、所述字线、所述底座晶体管共同控制所述存储单元的状态。利用上述发明能够提高阵列的存储密度及规模。

公开(公告)号：CN117998867A

公开(公告)日：2024-05-07

申请号：CN202311662690.2

申请日：2023-12-06

Applicant: 北京大学

Inventor： 蔡一茂 ,  杨高琦 ,  王宗巍 ,  鲍盛誉 ,  黄如

IPC: H10B63/00 ,  G11C13/00 ,  G11C5/06 ,  H10N70/00 ,  H10N70/20

Abstract: 本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括呈阵列分布的存储单元；存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接；选通晶体管的栅极与栅线GL连接，选通晶体管的源极与源线SL连接；位线BL、字线WL、源线SL及栅线GL共同控制存储单元的状态。利用上述发明能够降低1S1R对于选通管非线性的要求，减低面积开销，提高阵列的密度及存储规模。