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公开(公告)号：CN106383938A
公开(公告)日：2017-02-08
申请号：CN201610808450.2
申请日：2016-09-07
Applicant: 北京深维科技有限公司
IPC: G06F17/50
Abstract: 本发明涉及一种FPGA存储器推断方法及装置，本发明实施例所提供的方法包括：将根据用户RTL综合成的网表中的每个存储器实例用网线进行标识，而后通过网线寻找与之存在连接关系的读口/写口、周边逻辑资源，从而对周边逻辑资源进行扩展，以得到完整的存储器实例表示；再对存储器的端口个数、初始值、工作模式进行推断，获得推断结果；将完整的存储器实例进行高层映射，获得高层映射结果，以及根据地址总线宽度、数据总线宽度和芯片中的RAM原语确定拆分策略，获得拆分结果；根据拆分结果和高层映射结果完成对存储器实例的工艺映射。本发明实施例提供了存储器推断的标准操作流程，操作流程简单清晰，各步骤任务明确，可操作性强，应用范围广泛。
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公开(公告)号：CN119105915A
公开(公告)日：2024-12-10
申请号：CN202411119155.7
申请日：2024-08-15
Applicant: 北京深维科技有限公司
IPC: G06F11/22
Abstract: 本发明提供一种对用户寄存器进行网表级故障注入测试的方法，使用带有特定真值表的LUT2作为故障注入测试点；将故障注入测试点随机插入至用户设计中，用于故障注入测试；有别于只能对配置寄存器进行故障注入测试的现有技术，本发明提供了对用户寄存器进行故障注入测试的方法，本质上与现有技术之间是互补关系，同时应用二者，才能对被测电路的可靠性进行更为完整的测试。
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公开(公告)号：CN117574814A
公开(公告)日：2024-02-20
申请号：CN202311684471.4
申请日：2023-12-11
Applicant: 北京深维科技有限公司
IPC: G06F30/33 , G06V30/422
Abstract: 本发明公开了一种基于site分布矩阵的版图内容快速分析方法，通过将site映射成为一个像素，以实现去除冗余信息，仅保留有效信息目的，这样会大大减小需要对比的像素，因此会大幅提升检测速率；通过二维KMP算法，将待匹配图像中每个像素的状态转移关系提前记录下来，在匹配时，即可根据先验条件，快速跳过无需对比的位置，从而大幅提升检测速率。
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公开(公告)号：CN112150567B
公开(公告)日：2023-07-18
申请号：CN202011228788.3
申请日：2020-11-06
Applicant: 北京深维科技有限公司
IPC: G06T9/00
Abstract: 本申请实施例提供了一种HEIF图像编码方法及相关设备，用于提高在HEIF格式的图片编码时的实时性。所述HEIF图像编码方法包括：获取HEIF图像数据；对图像数据进行计算，获得图像数据分量；对所述图像数据分量进行编程处理，获得所述HEIF图像数据的编码数据。
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公开(公告)号：CN112437303A
公开(公告)日：2021-03-02
申请号：CN202011263958.1
申请日：2020-11-12
Applicant: 北京深维科技有限公司
IPC: H04N19/172 , H04N19/174 , H04N19/423 , H04N19/436 , H04N19/625 , H04N19/15
Abstract: 本发明公开了一种JPEG解码方法及装置，应用于图像处理领域，FPGA加速卡从FPGA加速卡的DDR上读取M张图片，M为大于1的整数；FPGA加速卡将从DDR上读取的M张图片对应分配给M个JPEG解码器，M个JPEG解码器共用FPGA加速卡上相同的GMEM资源对M张图片进行M路并行的JPEG解码，得到M路解码数据流；FPGA加速卡读取并汇合M路解码数据流，得到汇合后解码数据；将汇合后解码数据输出至DDR。通过本发明提高了JPEG解码效率。
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Patent Agency Ranking
公开(公告)号：CN112286688A
公开(公告)日：2021-01-29
申请号：CN202011223607.8
申请日：2020-11-05
Applicant: 北京深维科技有限公司
IPC: G06F9/50
Abstract: 本发明公开了一种内存管理和使用方法、装置、设备和介质，包括：从多块加速卡内存中申请预设数量的加速卡内存，并基于预设数量的加速卡内存构建内存池；接收多个用户端中的目标用户端发送的内存申请请求；从内存池中选择至少一块空闲的加速卡内存作为目标加速卡内存，将目标加速卡内存分配给目标用户端，并将目标加速卡内存从内存池中释放；建立目标加速卡内存与目标CPU内存之间的映射关系，目标CPU内存与目标用户端对应，使得CPU与FPGA依赖于映射关系完成数据交互。本申请不仅保证了单一用户端与FPGA之间的数据交互，还实现了多核CPU的多个用户端同时与FPGA完成数据交互的过程，进而提高了FPGA计算资源的使用率。
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公开(公告)号：CN106528920A
公开(公告)日：2017-03-22
申请号：CN201610856090.3
申请日：2016-09-27
Applicant: 北京深维科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/505
Abstract: 本发明提供的一种级联查找表的工艺映射方法，通过获取门级电路，该门级电路包括组合逻辑单元，并对组合逻辑单元进行查找表映射，将映射后的查找表进行分组，获取基本逻辑单元，其中基本逻辑单元包括至少一条路径，每条路径包括至少两个查找表，每条路径中两个查找表之间通过快速硬连线进行一对一连接，最后根据基本逻辑单元中查找表的逻辑连接信息，对路径进行逻辑级数计数。该方法减少了路径中的逻辑级数，从而使FPGA芯片拥有更高的fmax。
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公开(公告)号：CN106502642A
公开(公告)日：2017-03-15
申请号：CN201610839979.0
申请日：2016-09-21
Applicant: 北京深维科技有限公司
Abstract: 本发明涉及一种EDA工具评价方法及系统，本发明实施例所提供方法包括：服务器根据开发人员提交的更新的版本的源代码定时进行编译，生成可执行文件；启动可配置的回归测试；根据负载情况将多个任务分配对应的计算资源；通过脚本控制多个任务自动化并行运行，获取运行结果；收集并根据每个任务的运行结果生成测试报告；开发人员根据接收到的测试报告确定版本开发的功能是否正确，若正确，则将测试报告存储至报告数据库；将当前测试报告与测试报告数据库中存储的历史测试报告进行对比，获得对比结果；开发人员根据收到的对比结果判断版本的质量是否满足要求，若满足则发布新版本，该方法能够加快EDA工具的迭代周期，并给EDA工具的开发提供量化指导。
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公开(公告)号：CN106372363A
公开(公告)日：2017-02-01
申请号：CN201610856224.1
申请日：2016-09-27
Applicant: 北京深维科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5054
Abstract: 本发明实施例提供了一种基于现场可编程门阵列芯片的工艺映射方法，该方法包括：根据信号的行为特征，获取结构化的门级网表，该门级网表包括第一功能单元和组合逻辑单元；然后对门级网表中的第一功能单元进行识别，获取第一功能单元的延时表，延时表用于记录输入信号从第一功能单元的输入端传输到相应输出端所用的时间；之后将组合逻辑单元进行查找表映射，并与第一功能单元构成映射网表；最后根据第一功能单元的延时表，计算映射网表中的路径信息。
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公开(公告)号：CN112437308B
公开(公告)日：2024-11-01
申请号：CN202011261404.8
申请日：2020-11-12
Applicant: 北京深维科技有限公司
IPC: H04N19/176 , H04N19/423 , H04N19/436 , H04N19/625 , H04N19/70 , H04N19/15
Abstract: 本发明公开了一种WebP编码方法及装置，应用于包含FPGA加速卡和CPU端的设备上，FPGA加速卡的DDR缓存端接收到CPU端发送的目标图片；FPGA加速卡从DDR缓存端读取目标图片的YUV图像数据，并将YUV图像数据的WebP编码过程，划分为顺序执行的多个编码步骤进行流水线并行处理，以得到编码后的WebP码流；FPGA加速卡回传WebP码流至所述DDR缓存端；DDR缓存端将所述WebP码流发送至CPU端。通过本发明实现了WebP编码算法的流水线并行处理，从而提高了WebP编码算法的运行速度，进而提高了WebP编码效率。
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