公开(公告)号：CN108170402A

公开(公告)日：2018-06-15

申请号：CN201711189101.8

申请日：2017-11-24

Applicant: 中核控制系统工程有限公司

Inventor： 张柯 ,  王嵚峰 ,  刘志凯 ,  梁成华 ,  王冬 ,  马刚 ,  魏涛涛 ,  崔兰

IPC: G06F7/483 ,  G06F7/556

Abstract: 本发明属于工业控制技术领域，具体涉及一种基于FPGA的浮点数对数函数实现方法。对于任意一个求以a为底X的对数，a为已知参数，X为输入，利用换底公式将任意对数化为以2为底的对数；求log2X：IEEE754标准中，一个规格化32位的浮点数X的真值表示为：X＝(‑1)S×(1.M)×2e，其中e＝E‑127，S表示浮点数X的754格式的符号位，M表示尾数位，E表示浮点数X的754格式的阶码；假定log2(1.M)＝L，则1.M＝2L，通过两边不断求平方，逐步求出所有的L值；通过以上过程，求对数函数已经转化为硬件易于实现的形式，用verilog硬件描述语言描述上述过程在FPGA平台上实现。直接采用对浮点数求对数函数，运算步骤简单。运算过程不需要定点数和浮点数的相互转化，运算周期短，相应时间快。

公开(公告)号：CN106656711A

公开(公告)日：2017-05-10

申请号：CN201611218763.9

申请日：2016-12-26

Applicant: 中核控制系统工程有限公司

Inventor： 钱一名 ,  梁成华 ,  刘志凯 ,  王冬 ,  王嵚峰 ,  张柯 ,  毛立虎 ,  李春雷

IPC: H04L12/40

CPC classification number: H04L12/40156 ,  H04L12/40006

Abstract: 本发明提供一种令牌总线时隙预定义方法，其系统预先定义令牌总线时隙优先级，每个单元通过接收的报文，判定当前占用总线的单元、时隙及占用时隙的先后顺序，并计算出自己占用的总线时隙，依次占用总线发送报文。采用本发明提出的总线时隙预定义的存储工作模式，总线上所有单元能够通过接收报文的个数及时间，判断当前占用总线的单元及时隙，按照预定义总线时隙优先级顺序发送报文。本发明提出的令牌总线时隙预定义通信方法即可实现可靠通信，又可加快通信响应并缩短交互时间。