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公开(公告)号：CN109614145B
公开(公告)日：2021-03-09
申请号：CN201811213284.7
申请日：2018-10-18
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
IPC: G06F9/30
Abstract: 本发明提供一种处理器核心，包括：一个数据缓存，用于缓存数据；N个寄存器堆，用于向运算部件提供数据的访问，N是大于1的整数；一个访存部件，其与所述数据缓存以及所述N个寄存器堆连接，用于在所述数据缓存以及所述N个寄存器堆之间的数据交换。基于该结构，可以减少所使用的访存部件数量，与该访存部件对应的数据Cache的读写端口也相对较少，这使得大大降低了设计与之匹配的数据Cache的难度、集成电路的面积和访问延迟。本发明的方案尤其适用于计算密集时数据计算的并行度和规则性都很强，但不同计算阶段计算形式变化也比较多样的应用。
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公开(公告)号：CN109614145A
公开(公告)日：2019-04-12
申请号：CN201811213284.7
申请日：2018-10-18
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
IPC: G06F9/30
Abstract: 本发明提供一种处理器核心，包括：一个数据缓存，用于缓存数据；N个寄存器堆，用于向运算部件提供数据的访问，N是大于1的整数；一个访存部件，其与所述数据缓存以及所述N个寄存器堆连接，用于在所述数据缓存以及所述N个寄存器堆之间的数据交换。基于该结构，可以减少所使用的访存部件数量，与该访存部件对应的数据Cache的读写端口也相对较少，这使得大大降低了设计与之匹配的数据Cache的难度、集成电路的面积和访问延迟。本发明的方案尤其适用于计算密集时数据计算的并行度和规则性都很强，但不同计算阶段计算形式变化也比较多样的应用。
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公开(公告)号：CN101951266B
公开(公告)日：2013-04-24
申请号：CN201010262146.5
申请日：2010-08-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明一种Turbo并行译码的方法及译码器，包括：步骤1，译码器将输入的译码序列分成W个相同长度的窗，依次在窗的前后添加比特；步骤2，译码器开始第一次迭代的前向状态度量计算，存储窗的原始结束位置的前向状态度量，作为第二次迭代时，下一个窗的前向状态度量的初始值；步骤3，译码器开始第一次迭代的后向状态度量计算，存储窗的原始起始位置的后向状态度量，作为第二次迭代时，前一个窗的后向状态度量的初始值；步骤4，译码器去掉每个窗添加的比特段，依并行窗算法进行后续迭代，当迭代次数达到预设的最大迭代次数时，迭代停止。本发明能够减少现有的并行窗算法的性能损失。
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公开(公告)号：CN102045815B
公开(公告)日：2013-01-30
申请号：CN200910235661.1
申请日：2009-10-10
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种小区搜索装置，包括AFC和CP判决器、第一FIFO存储器、主同步信号互相关器、主同步信号捕捉状态机、辅同步信号解码器、Cell ID解码器以及PBCH解码器；其中，AFC和CP判决器对接收到的基带数字信号做自动频率调整和CP长度判决，经过处理的基带数字信号在被传输到主同步信号互相关器的同时，还被保存到第一FIFO存储器；主同步信号互相关器将接收到的基带数字信号与本地产生的主同步信号做互相关操作；主同步信号捕捉状态机捕捉主同步信号，在捕捉成功时，从主同步信号中得到Cell ID2；辅同步信号解码器解码辅同步信号，进而得到Cell ID1；Cell ID解码器根据Cell ID2和Cell ID1，计算出Cell ID；PBCH解码器利用Cell ID进行PBCH解调，解析出包括系统带宽、系统帧号在内的系统信息。
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公开(公告)号：CN102035778A
公开(公告)日：2011-04-27
申请号：CN200910093700.9
申请日：2009-09-27
Applicant: 中国科学院计算技术研究所
IPC: H04L27/26
Abstract: 本发明提供一种数字基带处理器，包括上行发射机、下行接收机、一个集中存储器和访问集中器；其中，上行发射机包括用于信道编码、QAM调制以及IDFT变换的上行处理第一部分，用于做插入CP、成形滤波、定时发送操作的上行处理第二部分；下行接收机包括用于帧同步前处理的下行处理第一部分，用于对数据做去CP、OFDM解调、同步、MIMO译码、QAM软解调、解速率匹配操作的下行处理第二部分，以及用于做信道译码和校验操作的下行处理第三部分；访问集中器包括与下行处理第一部分以及下行处理第二部分连接的第一访问端口，与下行处理第三部分连接的第三访问端口，与上行处理第一部分以及上行处理第二部分连接的第二访问端口。
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Patent Agency Ranking
公开(公告)号：CN114968576A
公开(公告)日：2022-08-30
申请号：CN202210578451.8
申请日：2022-05-25
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
IPC: G06F9/50 , G06F12/0877 , G06F40/58
Abstract: 本发明提供一种处理器，其根据应用需求可以运行在宿主机状态或虚拟客户机状态，所述宿主机状态和虚拟客户机状态分别对应不同的指令系统，所述处理器包括：宿主机一级指令高速缓存，用于缓存宿主机状态对应指令系统的可被运行在宿主机状态下的处理器执行的指令；客户机一级指令高速缓存，用于缓存虚拟客户机状态对应指令系统的可被运行在虚拟客户机状态下的处理器执行的指令；以及，选择电路，用于根据处理器运行状态选择将所述宿主机一级指令高速缓存或客户机一级指令高速缓存与所述处理器的相应部件连通，以使得，在处理器运行在宿主机状态时从宿主机一级指令高速缓存取指，在处理器运行在虚拟客户机状态时从客户机一级指令高速缓存取指。
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公开(公告)号：CN111008042B
公开(公告)日：2022-07-05
申请号：CN201911157048.2
申请日：2019-11-22
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
Abstract: 本发明提出基于异构流水线的高效通用处理器执行方法及系统，包括：将通用处理器中计算部件整合为计算单元阵列，基于计算单元阵列构建顺序执行的计算流水线；并基于通用处理器中通用部件构建乱序执行的通用流水线；获取待执行指令，通用处理器中译码模块识别待执行指令属于通用指令或计算指令，若待执行指令属于通用指令，则将属于通用指令的待执行指令发送至通用流水线，得到待执行指令的执行结果，若待执行指令属于计算指令，则将属于计算指令的待执行指令发送至计算流水线，得到待执行指令的执行结果。本发明将通用处理器中计算指令和通用指令的流水线独立开来，使得两条流水线可以采用各自最高效的结构设计方法。
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公开(公告)号：CN101827052B
公开(公告)日：2012-12-26
申请号：CN201010148714.9
申请日：2010-04-14
Applicant: 中国科学院计算技术研究所
IPC: H04L25/03 , H04L25/497 , H04L27/26
Abstract: 本发明提供一种LTE系统时间同步和频率同步的方法和装置，包括用于对基带数字信号进行延时一个OFDM时间归一化自相关的归一化自相关单元，根据所述归一化自相关单元产生的峰值相位进行分数频偏估计并且对所述基带数字信号进行分数频偏的校正的分数频偏自动控制单元，经过分数频偏的校正的基带数字信号与预置整数频偏的本地主同步信号进行归一化互相关的主同步信号互相关单元，根据所述归一化互相关的值进行时间同步的时间同步单元，和根据所述归一化互相关的值进行整数频偏估计，对经过分数频偏校正的基带数字信号进行整数频偏校正的整数频偏校正单元，从而实现LTE系统时间同步和频率同步。
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公开(公告)号：CN101951266A
公开(公告)日：2011-01-19
申请号：CN201010262146.5
申请日：2010-08-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明一种Turbo并行译码的方法及译码器，包括：步骤1，译码器将输入的译码序列分成W个相同长度的窗，依次在窗的前后添加比特；步骤2，译码器开始第一次迭代的前向状态度量计算，存储窗的原始结束位置的前向状态度量，作为第二次迭代时，下一个窗的前向状态度量的初始值；步骤3，译码器开始第一次迭代的后向状态度量计算，存储窗的原始起始位置的后向状态度量，作为第二次迭代时，前一个窗的后向状态度量的初始值；步骤4，译码器去掉每个窗添加的比特段，依并行窗算法进行后续迭代，当迭代次数达到预设的最大迭代次数时，迭代停止。本发明能够减少现有的并行窗算法的性能损失。
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公开(公告)号：CN111124499A
公开(公告)日：2020-05-08
申请号：CN201911157061.8
申请日：2019-11-22
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
IPC: G06F9/38
Abstract: 本发明提出一种兼容多指令系统的处理器及其运行方法，包括：可编程的译码部件，用于将待执行的指令根据预编程的指令系统，译码为微操作码；执行部件，用于通过读写数据缓存，执行该微操作码，得到执行结果；写回和提交部件，用于将该执行结果写回提交后，结束该指令的执行。本发明可以用较小的硬件代价高效地实现同一款处理器兼容多种不同指令系统。
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