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公开(公告)号：CN109543816A
公开(公告)日：2019-03-29
申请号：CN201811214323.5
申请日：2018-10-18
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种基于权重捏合的卷积神经网络计算方法和系统，包括：将原始权重按计算顺序排列并按位对齐，得到权重矩阵，剔除权重矩阵中的松弛位，得到具有空位的精简矩阵，并使得精简矩阵的每一列中的基本位按计算顺序递补空位，得到中间矩阵，剔除中间矩阵中的空行，并将中间矩阵的空位置0，得到捏合矩阵，捏合矩阵的每一行作为捏合权重；根据激活值与原始权重中基本位的对应关系，得到捏合权重中每一位对应激活值的位置信息；将捏合权重送入拆分累加器，拆分累加器将捏合权重按位分割为多个权重段，根据位置信息，将权重段与对应的激活值进行求和处理，并将处理结果发送至加法树，通过对处理结果执行移位相加，得到输出特征图。
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公开(公告)号：CN109543140A
公开(公告)日：2019-03-29
申请号：CN201811214310.8
申请日：2018-10-18
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种卷积神经网络加速器，包括：将原始权重按计算顺序排列并按位对齐，得到权重矩阵，剔除权重矩阵中的松弛位，得到具有空位的精简矩阵，并使得精简矩阵的每一列中的基本位按计算顺序递补空位，得到中间矩阵，剔除中间矩阵中的空行，并将中间矩阵的空位置0，得到捏合矩阵，捏合矩阵的每一行作为捏合权重；根据激活值与原始权重中基本位的对应关系，得到捏合权重中每一位对应激活值的位置信息；将捏合权重送入拆分累加器，拆分累加器将捏合权重按位分割为多个权重段，根据位置信息，将权重段与对应的激活值进行求和处理，并将处理结果发送至加法树，通过对处理结果执行移位相加，得到输出特征图。
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公开(公告)号：CN109447923A
公开(公告)日：2019-03-08
申请号：CN201811129666.1
申请日：2018-09-27
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种语义场景补全方法和系统，包括：获取已标注的彩色图像和深度图像，作为训练数据，其中彩色图像和深度图像已标注语义分割标签和语义场景补全标签；使用训练数据训练卷积神经网络，得到语义分割模型和语义场景补全模型，将待语义场景补全的待补全图像输入至语义分割模型，得到语义分割结果；根据拍摄彩色图像的相机参数和深度图像，得到彩色图像中像素和深度图像中体素的映射关系，根据映射关系将语义分割结果投影到三维空间，得到待补全图像的语义场景表面；对语义场景表面进行离散化处理后输入至语义场景补全模型，得到待补全图像的三维结构和待补全图像中物体的类别，输出三维结构和类别作为待补全图像的语义场景补全结果。
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公开(公告)号：CN109002883A
公开(公告)日：2018-12-14
申请号：CN201810723272.2
申请日：2018-07-04
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种卷积神经网络模型的计算装置和相应的计算方法。该计算装置包括：物理不可克隆模块，所述物理不可克隆模块用于根据预定的激励c'生成响应r'；乘累加计算模块，所述乘累加计算模块用于基于所述物理不可克隆模块的响应r'执行与已训练好的卷积神经网络模型的对应的模糊权重值w'0至w'i和对应输入数据的乘累加计算，获得乘累加计算结果，其中，所述模糊权重值与所述已训练好的卷积神经网络模型对应的原始权重值w0至wi中至少有一个不相等，所获得的乘累加计算结果与所述已训练好的卷积神经网络模型的原始权重值和对应输入数据的乘累加计算结果相同。本发明的计算装置和计算方法能够针对CNN模型本身进行知识产权保护并且开销小。
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公开(公告)号：CN104348738B
公开(公告)日：2018-02-23
申请号：CN201310320809.8
申请日：2013-07-26
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: H04L12/771
Abstract: 本发明实施例提供一种缓存器和路由器。其中，缓存器包括：N个输入端、N+1个Buffer，输入选通模块、第一输出选通模块、故障检测模块和调度模块以及第二输出选通模块；输入选通模块，用于对于进入输入选通模块的每路输入数据，根据调度模块发送的输入选通信号，将进入的第i路输入数据选通到N+1个Buffer中一个Buffer或者选通到第一输出选通模块；第一输出选通模块，用于对于每路输入数据，根据调度模块发送的输出选通信号，将从Buffer进入到第一输出选通模块的第i路输入数据或输入选通模块进入到第一输出选通模块的第i路输入数据，同时选通到故障检测模块和第二输出选通模块。
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Patent Agency Ranking
公开(公告)号：CN105740731A
公开(公告)日：2016-07-06
申请号：CN201610074180.7
申请日：2016-02-02
Applicant: 中国科学院计算技术研究所
IPC: G06F21/77
CPC classification number: G06F21/77
Abstract: 本发明适用于信息安全领域及集成电路领域，提供了一种高稳定性的强物理不可克隆函数电路及其设计方法，该物理不可克隆函数电路包括：时延生成模块，用于根据强物理不可克隆函数电路的输入激励，将同一跳变通过多条时延路径进行传播，同时产生多个时延值；时延比较模块，用于从多个时延值中选出多对时延值进行时延差比较，并将各对时延值的时延差按大小划分为多个等级；响应计算模块，用于根据各对时延值的时延差等级，计算强物理不可克隆函数电路的输出响应；稳定判别模块，用于根据各对时延值的时延差等级，判别激励响应对是否稳定。本发明在保证强物理不可克隆函数电路抗攻击性的同时，能够实时在线测量时延差，进而大幅度提高稳定性。
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公开(公告)号：CN104579605A
公开(公告)日：2015-04-29
申请号：CN201310505080.1
申请日：2013-10-23
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: H04L1/22 , H04L1/0007 , H04L29/12575 , H04L45/245 , H04L45/28 , H04L47/10 , H04L69/324 , H04L69/326 , H04L2001/0094 , H04L12/40176
Abstract: 本发明实施例公开了一种数据传输方法，用于当全带宽传输通道发生故障时，根据全带宽传输通道的情况适应性的调整数据单元的传输方式。本发明实施例方法包括：检测总线的全带宽传输通道；若所述全带宽传输通道发生故障，且发生故障的全带宽传输通道的数目小于或等于所述M，则在未发生故障的全带宽传输通道中选择N个全带宽传输通道进行数据单元的传输；若所述全带宽传输通道发生故障，且发生故障的全带宽传输通道的数目大于所述M，则根据未发生故障的全带宽传输通道的数目以及目标节拍数对数据单元的大小进行重配置。
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公开(公告)号：CN103974343A
公开(公告)日：2014-08-06
申请号：CN201410164030.6
申请日：2014-04-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种基于水下无线传感器网络的自适应媒体访问控制方法及其系统，该方法应用于一包含n个节点和一网关的链式网络，在该n个节点中的m个节点采用ALOHA协议，该n个节点中的n-m个节点采用RTS/CTS协议，以确保网关收到的数据包个数最大化。
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公开(公告)号：CN102435931B
公开(公告)日：2013-11-20
申请号：CN201110341368.0
申请日：2011-11-02
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种基于测量漏电变化的在线电路老化预测方法，包括：步骤一、在电路处于空闲时，向关键通路上的关键门施加多个测量向量，得到对应于所有测量向量的所有关键门漏电变化的线性方程；步骤二、联立对应于所有测量向量的所有关键门漏电变化的线性方程，以形成关键门的漏电变化线性方程组；步骤三、求解关键门漏电变化线性方程组，得到所有关键门漏电变化量，一条关键通路的漏电变化量是这条通路上所有关键门的漏电变化量之和；和步骤四、根据关键通路的漏电变化量和时延变化量之间的相关性来预测关键通路由于NBTI效应导致的老化。通过测量漏电变化来预测电路由于NBTI效应导致的老化，避免电路执行功能操作时产生的实时噪声对测量精度的影响。
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公开(公告)号：CN101335606B
公开(公告)日：2012-07-11
申请号：CN200810117249.5
申请日：2008-07-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种高可靠片上网络路由器系统及其设计方法。高可靠片上网络路由器系统的设计方法，包括步骤：设计基于虫洞路由交换方式和轮换路由选择方式的路由器软核；对指定宽度的数据设计相应的SCAC编码电路和SCAC译码电路、SCAC纠错电路，并将所述SCAC纠错电路加入所述路由器，将所述SCAC编码电路和SCAC译码电路与所述路由器连接，形成路由器系统的框架；对所述路由器系统的框架设计SCAC-TMR容错方案，实现高可靠片上网络路由器系统；验证所述高可靠片上网络路由器系统的功能，并评估其性能。本发明能够减少片上网络的面积和功耗开销，确保片上网络可靠地传输数据，避免导致较大时延的信号跳变出现在通道上，更加适用于未来的容错多核处理器设计。
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