公开(公告)号：CN119940275A

公开(公告)日：2025-05-06

申请号：CN202510136297.2

申请日：2025-02-07

Applicant: 东南大学

Inventor： 顾浩 ,  王友文 ,  朱自然

IPC: G06F30/392 ,  G06F30/327 ,  G06F18/213 ,  G06F18/25 ,  G06N3/0464 ,  G06N3/042 ,  G06N3/045

Abstract: 本发明公开了一种基于双重多模态融合的VLSI拥塞预测方法、设备及存储介质，步骤1，获取待预测电路的布局信息和网表信息；步骤2，根据布局信息和网表信息构建基于网格的二维布局特征和基于异构图的网表特征；步骤3，将二维布局特征和网表特征输入拥塞预测模型，得到待预测电路的拥塞图。本发明提供的一种基于双重多模态融合的VLSI拥塞预测方法、设备及存储介质，能够在复杂的大规模集成电路设计中，快速得到高质量高精度的拥塞预测结果，指导布局实现可布线性优化并有效减少布线拥塞。

公开(公告)号：CN118446163A

公开(公告)日：2024-08-06

申请号：CN202410400642.4

申请日：2024-04-03

Applicant: 东南大学

Inventor： 朱自然 ,  顾浩 ,  顾健 ,  杨军

IPC: G06F30/392 ,  G06F30/394

Abstract: 本发明公开了一种考虑级联形状与区域约束的可布线性驱动的FPGA宏模块布局方法，包括以下步骤：(1)根据输入的FPGA网表信息和架构约束进行预处理，为后续步骤做准备；(2)根据全局布局中采用两阶段级联形状处理技术来满足约束；(3)使用基于泊松方程的区域感知的全局宏布局方案来均匀扩散宏模块与单元实例(4)根据模块扩散程度执行拥塞估计，并根据需要执行实例膨胀，以满足可布线性；(5)在全局布局结束后，执行基于整数线性规划的级联形状合法化方案，以确保级联形状之间不重叠且满足区域约束；(6)执行基于二部图匹配的宏合法化方案放置剩余宏模块；(7)采用可布线性驱动的详细布局确保FPGA可以成功进行布线并进一步提高布线质量。

公开(公告)号：CN113723711B

公开(公告)日：2022-10-28

申请号：CN202111149763.9

申请日：2021-09-29

Applicant: 东南大学

Inventor： 朱自然 ,  申福恒 ,  梅扬杰

IPC: G06Q10/04 ,  G06F30/394

Abstract: 本发明公开了一种全局布线中针对单元移动的位置预测方法，包括以下步骤：构建任意两个格点间最小代价查找表；基于深度优先搜索，生成初始搜索集合；基于广度优先搜索，遍历搜索二维网格图，得到单元在每个格点上的代价值，实现对于移动单元满足约束的位置的准确预测，其中需要满足的约束包括最小布线层、布线方向和电压区域约束，同时本发明还考虑了关键线网布线路径上的延时和各布线层的功率消耗这两个关键指标。本发明能够在保持预测准确性的前提下，克服传统3D暴力搜索方法时间复杂度高的缺点，极大地缩短了位置预测时间，快速优化布局布线质量。

公开(公告)号：CN114492274A

公开(公告)日：2022-05-13

申请号：CN202210116830.5

申请日：2022-02-07

Applicant: 东南大学

Inventor： 朱自然 ,  梅扬杰

IPC: G06F30/347

Abstract: 本发明公开了一种考虑时钟约束的超大规模异构FPGA布局方法，包括以下步骤：(1)根据给定的网表和架构，采用连接感知和类型平衡的聚类方法来构建层级结构；(2)在每个层级中，采用混合惩罚增广拉格朗日方法将异构和时钟感知的布局建模为一系列无约束优化子问题，并执行Adam求解每个子问题；(3)执行基于匹配的时钟感知的IP块合法化；(4)采用多阶段封装策略得到HCLB级网表；(5)执行时钟驱动的全局布局提高布局质量；(6)最后采用基于历史的CLB合法化方法来确保布局合法性。本发明能够在满足时钟约束的前提下，快速得到高质量的布局结果，有效减少布线线长，可满足目前超大规模FPGA布局阶段的需求。

公开(公告)号：CN120087297A

公开(公告)日：2025-06-03

申请号：CN202510152431.8

申请日：2025-02-12

Applicant: 东南大学

Inventor： 顾浩 ,  郑兴林 ,  朱自然

IPC: G06F30/34 ,  G06F30/3308 ,  G06N3/045 ,  G06N3/0455 ,  G06N3/0464 ,  G06N3/08

Abstract: 本发明公开了一种基于多尺度特征注意和Transformer的FPGA拥塞预测方法，属于集成电路电子设计自动化技术领域。该方法包括以下步骤：预处理FPGA电路布局和网表信息，构建基于网格的二维布局特征；利用卷积神经网络(CNN)提取多尺度布局特征，并通过空间注意力模块(PAM)和通道注意力模块(CAM)增强空间与通道特征；引入Vision Transformer动态捕捉全局特征；通过级联解码结构结合上采样层和多尺度特征注意力块(MFA)恢复特征，生成预测拥塞图。本发明通过多尺度特征融合与注意力机制的结合，解决了现有方法在全局特征提取和拥塞图恢复精度上的不足，显著提升了FPGA布局中拥塞预测的准确性和鲁棒性，可有效优化布线可行性。

公开(公告)号：CN118536458A

公开(公告)日：2024-08-23

申请号：CN202410412463.2

申请日：2024-04-08

Applicant: 东南大学

Inventor： 朱自然 ,  顾健 ,  顾浩 ,  杨军

IPC: G06F30/392 ,  G06F30/398 ,  G06F30/327 ,  G06F30/337 ,  G06N3/0464 ,  G06N3/092

Abstract: 本发明公开了一种基于好奇心驱动的强化学习宏模块布局方法，包括：将布局区域划分为若干网格，并将标准单元聚类成块，更新网表；建立强化学习模型，设计策略网络、价值网络、奖励值函数；提取全局图像特征和图特征；通过快速无重叠算法屏蔽非法放置位置，策略网络根据提取的特征采样得到合法的放置位置；应用基于好奇心驱动的内部奖励值网络，对智能体的每一步放置进行评估；放置完所有的宏模块和聚类块，应用基于线长的外部奖励值算法对布局结果进行评估，引导智能体更新策略网络，价值网络；得到训练完成的宏模块布局器。本发明将强化学习技术与EDA领域相结合，能够快速生成高质量宏布局结果。

公开(公告)号：CN117669466A

公开(公告)日：2024-03-08

申请号：CN202311660208.1

申请日：2023-12-06

Applicant: 东南大学

Inventor： 朱自然 ,  陆亦辰 ,  刘科

IPC: G06F30/392 ,  G06F30/27 ,  G06N3/126 ,  G06N20/00

Abstract: 本发明公开了一种混合强化学习和遗传算法的正交多边形宏模块布局规划方法，包括如下步骤：1、用强化学习模型生成基于正交多边形布局表示方法的初始种群；2、计算所有个体的适应度，并选取适应度值最高的个体作为种群中的最优个体；3、种群个体按适应度从高到低的顺序排序，选取种群中适应度最高的个体作为新种群的第一个个体；4、通过交叉操作和突变操作生成子代个体，并将子代个体添加到新种群中；5、新种群个体达到最大容量后，替代每次迭代开始时的原种群；6、达到终止条件后迭代结束，得到新种群最优个体。本发明高效地降低正交多边形布局规划的面积和线长。

公开(公告)号：CN115758981A

公开(公告)日：2023-03-07

申请号：CN202211509832.7

申请日：2022-11-29

Applicant: 东南大学

Inventor： 刘科 ,  朱自然 ,  顾健 ,  顾浩

IPC: G06F30/392 ,  G06F30/27 ,  G06N3/12 ,  G06F111/06

Abstract: 本发明公开了一种基于强化学习和遗传算法的布图规划方法，包括如下步骤：1、通过扰动B*‑tree生成遗传算法的原始种群；2、计算所有个体的适应度，并选取适应度值最高的个体作为种群中的最优个体；3、根据概率，在一次迭代中选择是否使用交叉算子，若选择交叉算子，则从种群中选择两个父代个体，通过交叉生成子代个体；4、根据概率，在一次迭代中选择是否使用突变算子，若选择突变算子，则从种群中选择一个父代个体，通过突变生成子代个体；5、用强化学习智能体对子代个体做优化，再根据子代个体的适应度决定是否替代其父代个体；6、迭代结束，得到最优个体。本发明高效地降低布图规划的面积和线长。