一种实现氮化镓CMOS逻辑电路的结构

    公开(公告)号:CN114725091B

    公开(公告)日:2023-11-03

    申请号:CN202210361085.0

    申请日:2022-04-07

    Abstract: 一种实现氮化镓CMOS逻辑电路的结构,包括:实现P沟道氮化镓晶体管:从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层,氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极,第三铝镓氮势垒层上方设有栅极介质层,栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管:从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层,第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极,P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作,减少散射对空穴迁移率影响,提高P沟道器件的输出电流。

    一种实现氮化镓CMOS逻辑电路的结构

    公开(公告)号:CN114725091A

    公开(公告)日:2022-07-08

    申请号:CN202210361085.0

    申请日:2022-04-07

    Abstract: 一种实现氮化镓CMOS逻辑电路的结构,包括:实现P沟道氮化镓晶体管:从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层,氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极,第三铝镓氮势垒层上方设有栅极介质层,栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管:从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层,第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极,P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作,减少散射对空穴迁移率影响,提高P沟道器件的输出电流。

    一种具有低饱和电流特性的氮化镓功率器件

    公开(公告)号:CN113782601A

    公开(公告)日:2021-12-10

    申请号:CN202111011687.5

    申请日:2021-08-31

    Abstract: 本发明是一种具有低饱和电流特性的氮化镓功率器件,包括:P型硅衬底上方设有氮化镓缓冲层、铝镓氮势垒层、源极和漏极,作为连接铝镓氮势垒层两端至外围的输入\输出,源极与铝镓氮势垒层左端形成欧姆接触,漏极金属和铝镓氮势垒层右端形成欧姆接触,铝镓氮势垒层上方设有P型氮化镓层,P型氮化镓层上方设有栅极金属连接铝镓氮势垒层至结构外围的输入\输出,栅极金属和P型氮化镓层形成肖特基接触,P型氮化镓层和栅极在源漏极之间相对距离源极较近,相对距离漏极较远,铝镓氮势垒层上方漏极和P型氮化镓之间设有氮化物钝化层,本发明结构可以有效降低氮化镓功率器件的饱和电流,提高整个器件结构的安全性和可靠性。

    一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件

    公开(公告)号:CN107293585A

    公开(公告)日:2017-10-24

    申请号:CN201710530053.8

    申请日:2017-06-30

    Abstract: 一种快关断绝缘体上硅横向绝缘栅双极型晶体管,在P型衬底上设有埋氧,在埋氧上设有N型漂移区,其上设有N型缓冲区和P型体区,在N型缓冲区内设有P型集电极区,其上连接有集电极金属,在P型体区内设有N型发射极区,其右侧设有P型发射区,在发射极区上连接有发射极金属,在N型漂移区的上方设有场氧层,在N型发射区左侧设有纵向沟槽,在其内设有由二氧化硅或其它耐压介质包裹的多晶硅层,其上连接有栅金属,在纵向沟槽的左侧设有P型发射极区块体,其上连接有发射极金属,在场氧层与P型发射区之间设有纵向沟槽,在其内设有由二氧化硅或其它耐压介质包裹的多晶硅层,其上连接有栅金属,在栅金属和发射极金属之间设有氧化层。

    隔离结构及集成电路
    17.
    发明公开

    公开(公告)号:CN119153488A

    公开(公告)日:2024-12-17

    申请号:CN202310714329.3

    申请日:2023-06-15

    Abstract: 本发明涉及一种隔离结构,包括:结终端,包括多个结终端浮空场板;隔离环,与所述结终端连接;横向双扩散金属氧化物半导体场效应晶体管,包括源极区、漏极区、栅极、漂移区、场区绝缘层及LDMOS浮空场板,所述漂移区的至少部分区域位于所述源极区和漏极区之间,所述场区绝缘层位于所述漂移区上,所述栅极的一侧靠近所述源极区、另一侧靠近所述漏极区,所述LDMOS浮空场板的数量与所述结终端浮空场板相同,各所述LDMOS浮空场板与各所述结终端浮空场板一一对应电性连接;各所述LDMOS浮空场板包括靠近所述源极区设置的第一场板、靠近所述漏极区设置的第二场板及位于所述第一场板和第二场板之间的若干第三场板。本发明能够提升隔离结构中LDMOS的击穿电压。

    基于N外延的碳化硅器件隔离结构、高低压集成器件及制备方法

    公开(公告)号:CN118016663A

    公开(公告)日:2024-05-10

    申请号:CN202410191179.7

    申请日:2024-02-21

    Applicant: 东南大学

    Abstract: 一种基于N外延的碳化硅器件隔离结构、高低压集成器件及制备方法,隔离结构包括N型衬底,N型漂移区,内部淀积氧化物的第一隔离沟槽和第二隔离沟槽以形成高压区域、低压区域和电平移位区域,在低压区域和电平移位区域底部设有第二P型掺杂区,在低压区域第二P型掺杂区上设有第二N型掺杂区,所述N型漂移区、低压区域的第二P型掺杂区及第二N型掺杂区构成背靠背的PN结;集成器件的高压区域设有DMOS器件用作功率器件,低压区域设有低压器件用作半桥驱动、保护电路,电平移位区域设有LDMOS器件用以控制驱动电路衬底电位;还包括一种集成器件的制备方法。本发明消除碳化硅高低压器件间的电位影响,提高了碳化硅半桥驱动电路的性能与可靠性。

    一种水平型霍尔器件及制备方法
    19.
    发明公开

    公开(公告)号:CN117460396A

    公开(公告)日:2024-01-26

    申请号:CN202311520494.1

    申请日:2023-11-15

    Applicant: 东南大学

    Abstract: 一种水平型霍尔器件及制备方法。一种水平型霍尔器件,包括:衬底层及上面的BOX层,BOX层上设有外延层,外延层上设有阱层,阱层上设有STI层,在STI层设有感应电极对和偏置电极对,在外延层上设有接地电极,在相邻的感应电极与偏置电极之间设有电流阻挡层。一种水平型霍尔器件的制备方法,包括:制备有BOX层和外延层的衬底;对外延层进行深槽刻蚀,深槽底部与BOX层直接接触,填充深槽形成电流阻挡层,光刻并在外延层的上部掺杂形成阱层,对阱层区域进行浅槽刻蚀,形成位于所述型阱层上的浅槽,通过沉积二氧化硅形成STI层,对感应电极对区域和偏置电极对区域进行掺杂形成重掺杂接触层,对外延层掺杂以形成重掺杂接触层。

    一种低饱和电流的绝缘体上硅横向绝缘栅双极型晶体管

    公开(公告)号:CN111430454B

    公开(公告)日:2023-10-13

    申请号:CN202010323101.8

    申请日:2020-04-22

    Applicant: 东南大学

    Abstract: 一种低饱和电流的绝缘体上硅横向绝缘栅双极型晶体管,该半导体具备:在P型衬底上设有有埋氧层,在埋氧层上方设有N型漂移区,其上有P型体区、场氧层和集电极区,在P型体区内设有相连的P阱,在P阱内设有P型发射极区,在P型发射极区上设有N型发射极区,在P型体区、P阱、P型发射极区、场氧层和集电极区上方设有氧化层,在场氧层与氧化层之间设有多晶硅栅且延伸至P阱的上方,在P阱、P型体区与多晶硅栅之间设有栅氧化层,所述集电极区包括设在N型漂移区内且被N型漂移区隔离的重掺杂的N型集电极区和轻掺杂的N型集电极区,在重掺杂的N型集电极区内设有轻掺杂的P型集电极区,在轻掺杂的N型集电极区内设有重掺杂的P型集电极区。

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