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公开(公告)号：CN110838493A
公开(公告)日：2020-02-25
申请号：CN201910757657.5
申请日：2019-08-15
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种竖直存储器器件，包括：具有外围电路结构的衬底；第一栅极图案，具有从衬底竖直地堆叠的第一栅极焊盘区域；竖直沟道结构，穿透第一栅极图案；第一栅极接触结构，每个第一栅极接触结构竖直地延伸到对应第一栅极焊盘区域；模制图案，从所述衬底彼此竖直地堆叠，其中，每个所述模制图案被定位在距所述衬底的与对应栅极图案相同的高度处；外围接触结构，穿透所述模制图案以连接到所述外围电路结构；第一块分离结构，设置在所述第一栅极接触结构与所述外围接触结构之间；以及第一外围电路连接布线，跨所述第一块分离结构而延伸，以将所述第一栅极接触结构中的一个第一栅极接触结构连接到所述外围接触结构中的一个外围接触结构。
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公开(公告)号：CN110729298A
公开(公告)日：2020-01-24
申请号：CN201910639765.2
申请日：2019-07-16
Applicant: 三星电子株式会社
Inventor： 白石千
IPC: H01L27/11556
Abstract: 一种半导体存储器件包括：衬底，包括其上设置存储单元的单元区域和其上设置导电图案的连接区域，导电图案电连接到存储单元；第一字线堆叠，包括堆叠在单元区域中的衬底上并延伸到连接区域的多个第一字线；第二字线堆叠，包括堆叠在单元区域中的衬底上并延伸到连接区域的多个第二字线，第二字线堆叠与第一字线堆叠相邻；垂直沟道，设置在衬底的单元区域上，垂直沟道连接到衬底并分别与所述多个第一字线和所述多个第二字线联接；桥，将第一字线堆叠中的所述多个第一字线之一连接到第二字线堆叠的对应字线。
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公开(公告)号：CN110021607A
公开(公告)日：2019-07-16
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
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公开(公告)号：CN110021607B
公开(公告)日：2024-05-31
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
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公开(公告)号：CN111312716B
公开(公告)日：2024-04-16
申请号：CN201910728227.0
申请日：2019-08-08
Applicant: 三星电子株式会社
IPC: H10B43/27 , H10B43/35 , H10B43/10 , H01L23/528
Abstract: 本公开提供了包括沟道结构的半导体器件。一种半导体器件可以包括基板和堆叠结构，在该堆叠结构中多个绝缘层和多个互连层交替地堆叠在基板上。隔离区域可以在第一方向上与堆叠结构交叉。多个第一结构可以在垂直于第一方向的第二方向上延伸到堆叠结构中。多个第一图案可以在隔离区域中在第二方向上延伸到堆叠结构中。所述多个第一图案的底部可以比所述多个沟道结构的底部在第二方向上更远离基板的上表面。
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Patent Agency Ranking
公开(公告)号：CN111725220B
公开(公告)日：2024-04-05
申请号：CN202010194056.0
申请日：2020-03-19
Applicant: 三星电子株式会社
Inventor： 白石千
Abstract: 一种垂直存储器件包括：衬底，包括单元阵列区域和延伸区域；栅电极，以多个层级一个堆叠在另一个上，其中栅电极中的每个包括垫，以及其中设置在栅电极上的垫在衬底的延伸区域上形成至少一个阶梯结构；沟道，在衬底的单元阵列区域上沿第一方向延伸穿过栅电极中的至少一个；以及虚设栅电极组，设置在衬底的延伸区域上，其中虚设栅电极组包括虚设栅电极，其中虚设栅电极中的每个与栅电极当中的堆叠在相同层级处的对应栅电极间隔开，其中虚设栅电极组在第二方向上彼此间隔开。
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公开(公告)号：CN111326523B
公开(公告)日：2024-04-05
申请号：CN201910851232.0
申请日：2019-09-10
Applicant: 三星电子株式会社
Abstract: 本发明提供一种三维半导体存储器件，该三维半导体存储器件包括：堆叠结构，设置在衬底上并包括下部堆叠结构和上部堆叠结构；第一隔离沟槽和第二隔离沟槽，限定堆叠结构，在第一方向上延伸，并且在第二方向上彼此间隔开；中间隔离沟槽，穿透第一隔离沟槽和第二隔离沟槽之间的上部堆叠结构，并在第一方向上延伸；以及水平隔离图案，连接到中间隔离沟槽并在第二方向上划分上部堆叠结构。水平隔离图案包括水平隔离部，每个水平隔离部在第一方向上延伸，并且在第二方向或与第二方向相反的方向上从中间隔离沟槽的延长线偏移。
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公开(公告)号：CN110391174B
公开(公告)日：2024-02-13
申请号：CN201910130971.0
申请日：2019-02-20
Applicant: 三星电子株式会社
IPC: H01L21/762 , H01L21/768 , H01L29/06
Abstract: 一种制造半导体器件的方法包括在衬底上形成基底层。在基底层上形成结构层。该结构层包括至少一个材料层。在基底层上形成结构图案。结构图案包括在第一方向上延伸的第一沟槽和在垂直于第一方向的第二方向上延伸并具有交叉部分的第二沟槽。第二沟槽连接到第一沟槽。该结构图案还包括基底图案，该基底图案具有在第二沟槽的交叉部分处从基底层的表面向下凹陷的凹陷部分。
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公开(公告)号：CN111009528B
公开(公告)日：2024-02-02
申请号：CN201910949878.2
申请日：2019-10-08
Applicant: 三星电子株式会社
IPC: H10B41/27
Abstract: 公开了一种三维半导体存储器装置，所述三维半导体存储器装置包括：第一衬底上的外围电路结构；外围电路结构上的第二衬底；第一堆叠结构至第四堆叠结构，它们在第二衬底上在第一方向上间隔开；第一支承连接件和第二支承连接件，它们在第二堆叠结构与第三堆叠结构之间；第三支承连接件和第四支承连接件，它们在第三堆叠结构与第四堆叠结构之间；以及穿通电介质图案，其穿过第一堆叠结构和第二衬底。第一支承连接件与第二支承连接件之间的第一距离与第三支承连接件与第四支承连接件之间的第二距离不同。
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公开(公告)号：CN116801638A
公开(公告)日：2023-09-22
申请号：CN202211660264.0
申请日：2022-12-21
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件，可以包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区；堆叠结构，包括在衬底上交替堆叠的电极层和绝缘层，该电极层包括上电极层；第一绝缘线图案，在分离区上以贯穿上电极层，并在与第一方向交叉的第二方向上延伸；第二绝缘线图案和第三绝缘线图案，在分离区上以贯穿第一绝缘线图案和堆叠结构，并在第二方向上延伸以将绝缘结构划分为第一子堆叠结构和第二子堆叠结构；以及剩余堆叠结构，在第二绝缘线图案和第三绝缘线图案之间，并与第一子堆叠结构和第二子堆叠结构间隔开。
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