公开(公告)号：CN113097213A

公开(公告)日：2021-07-09

申请号：CN202010951488.1

申请日：2020-09-11

Applicant: 三星电子株式会社

Inventor： 鲁知艺 ,  林珍洙 ,  张大铉 ,  千志成 ,  洪祥准

IPC: H01L27/11563 ,  H01L27/11573

Abstract: 提供了一种半导体装置。所述半导体装置包括：外围电路结构，设置在基底上；下堆叠件和上堆叠件，下堆叠件设置在外围电路结构上，上堆叠件设置在下堆叠件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；一对分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在水平方向上延伸，所述一对分隔绝缘层在竖直方向上彼此间隔开；以及字线分隔层，设置在下堆叠件的上部处并且当在平面图中观看时与所述一对分隔绝缘层交叉，字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线。

公开(公告)号：CN110875327A

公开(公告)日：2020-03-10

申请号：CN201910834101.1

申请日：2019-09-04

Applicant: 三星电子株式会社

Inventor： 安圣洙 ,  孙龙勋 ,  金民爀 ,  闵在豪 ,  张大铉

IPC: H01L27/11524 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582

Abstract: 提供了集成电路装置及其形成方法。装置可包括：衬底，其包括单元区域和延伸区域；以及导电层，其在竖直方向上堆叠在单元区域上。导电层可延伸到延伸区域上并且可在延伸区域上具有阶梯结构。装置还可包括：竖直结构，其位于衬底上。每个竖直结构可在竖直方向上延伸，并且竖直结构可包括在单元区域上的第一竖直结构和在延伸区域上的第二竖直结构。第一竖直结构可延伸穿过导电层并且可包括第一沟道层，第二竖直结构可处于阶梯结构中并且可包括第二沟道层，并且第二沟道层可在竖直方向上与衬底间隔开。

公开(公告)号：CN110277403A

公开(公告)日：2019-09-24

申请号：CN201910159325.7

申请日：2019-03-04

Applicant: 三星电子株式会社

Inventor： 刘韩根 ,  张大铉

IPC: H01L27/1157

Abstract: 提供了制造三维半导体存储器件的方法。一种方法可以包括：在衬底上形成模结构，该膜结构包括沟道区域和在沟道区域之间的非沟道区域；以及在模结构上形成多层掩模层，该多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层。该多层掩模层可以包括暴露沟道区域中的模结构的掩模孔、暴露非沟道区域中的第一掩模层的虚设掩模孔、以及覆盖由掩模孔和虚设掩模孔暴露的第二掩模层的侧壁的缓冲间隔物。该方法可以包括使用该多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。

公开(公告)号：CN101159226B

公开(公告)日：2012-05-09

申请号：CN200710088603.1

申请日：2007-03-16

Applicant: 三星电子株式会社

Inventor： 李芝英 ,  张大铉

IPC: H01L21/00 ,  H01L21/3213 ,  H01L21/308 ,  H01L21/311 ,  H01L21/768 ,  H01L23/485

CPC classification number: H01L21/76838 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/32139 ,  H01L21/76816 ,  H01L21/76895 ,  H01L27/0207 ,  H01L27/105 ,  H01L2924/0002 ,  Y10S438/947 ,  H01L2924/00

Abstract: 一种用于形成图形的自对准构图方法，包括：在衬底上形成第一层；在第一层上形成多个第一硬掩模图形；在第一硬掩模图形的顶表面和侧壁上形成牺牲层，由此在第一硬掩模图形的侧壁上形成牺牲层的各个面对部分之间的间隙；在该间隙中形成第二硬掩模图形；使用第二硬掩模图形作为掩模，蚀刻牺牲层，以露出第一硬掩模图形；使用所露出的第一硬掩模图形和第二硬掩模图形，露出第一层；以及使用第一和第二硬掩模图形蚀刻露出的第一层。

公开(公告)号：CN109427530A

公开(公告)日：2019-03-05

申请号：CN201810908958.9

申请日：2018-08-10

Applicant: 三星电子株式会社

Inventor： 爱德华·宋 ,  金爀 ,  张大铉 ,  赵诚一

IPC: H01J37/32

CPC classification number: H01J37/32651 ,  H01J37/32091 ,  H01J37/32715 ,  H01J2237/334 ,  H01L21/67069 ,  H01L21/6719 ,  H01L21/6831 ,  H01L21/6833 ,  H01J37/32633 ,  H01J37/32834

Abstract: 提供了护罩以及包括该护罩的衬底处理系统。衬底处理系统可以包括处理室、支撑体以及等离子体源，所述等离子体源在竖直方向上与所述支撑体间隔开。所述衬底处理系统还可以包括护罩，所述护罩被构造为在其中容纳所述等离子体。所述护罩可以包括侧壁部以及第一凸缘部，所述第一凸缘部从所述侧壁部水平地延伸并且包括贯穿所述第一凸缘部的多个第一狭缝。所述第一凸缘部可以限定第一开口，并且所述支撑体的一部分延伸穿过所述第一开口。所述侧壁部可以包括多个第二狭缝，所述多个第二狭缝中的每一个可以贯穿所述侧壁部，并可以从所述多个第一狭缝之一朝向所述等离子体源延伸。

公开(公告)号：CN109103193A

公开(公告)日：2018-12-28

申请号：CN201810641827.9

申请日：2018-06-21

Applicant: 三星电子株式会社

Inventor： 金爀 ,  张大铉 ,  郑丞弼 ,  赵诚一

IPC: H01L27/11556

Abstract: 提供了一种垂直存储器件及制造该器件的方法。垂直存储器件可以包括：堆叠在半导体衬底的单元区域中的多个栅电极层；划分所述多个栅电极层当中最上面的栅电极层的在第一方向上延伸的多个上隔离绝缘层；多个垂直孔，所述多个垂直孔布置为使任意两个相邻的垂直孔在整个单元区域中彼此具有均匀的距离，并且包括贯穿所述多个栅电极层并设置在所述多个上隔离绝缘层之间的多个沟道孔、以及贯穿所述多个上隔离绝缘层的多个第一支撑孔；设置在所述多个沟道孔中的多个沟道结构；以及设置在所述多个第一支撑孔中的多个第一支撑结构。

公开(公告)号：CN108878357A

公开(公告)日：2018-11-23

申请号：CN201810445608.3

申请日：2018-05-10

Applicant: 三星电子株式会社

Inventor： 权容贤 ,  张大铉

IPC: H01L21/822

Abstract: 一种制造三维半导体器件的方法，所述方法包括：在包括图案区和与图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，第一硬掩模层和第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成所述第一硬掩模图案。

公开(公告)号：CN107665893A

公开(公告)日：2018-02-06

申请号：CN201710605596.1

申请日：2017-07-24

Applicant: 三星电子株式会社

Inventor： 郑承宰 ,  尹祥准 ,  权容贤 ,  张大铉 ,  金荷那

IPC: H01L27/11517 ,  H01L27/11551 ,  H01L27/11563 ,  H01L27/11578

CPC classification number: H01L21/31144 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/3081 ,  H01L21/3083 ,  H01L21/31116 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/1037 ,  H01L27/11517 ,  H01L27/11551 ,  H01L27/11563 ,  H01L27/11578

Abstract: 半导体器件的制造方法包括在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁凹进区域的表面：在沟道孔的上部区域中形成第一保护层和对沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在衬底的凹进区域上形成外延层。