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公开(公告)号：CN110838336A
公开(公告)日：2020-02-25
申请号：CN201910716005.7
申请日：2019-08-05
Applicant: 三星电子株式会社
Inventor： 崔训对
IPC: G11C29/52 , G11C11/4063
Abstract: 本公开提供了校准电路及包括该校准电路的半导体存储器件。该校准电路包括：第一上拉单元和第二上拉单元，第一上拉单元和第二上拉单元均接收上拉代码并连接在与外部电阻器连接的焊盘和第一电源电压之间；下拉单元，该下拉单元连接在焊盘与第二电源电压之间并接收下拉代码；比较器，该比较器比较第一电压与参考电压，然后比较第二电压与参考电压；第一数字滤波器，该第一数字滤波器基于第一电压与参考电压的第一比较结果调整上拉代码；以及第二数字滤波器，该第二数字滤波器基于第二电压与参考电压的第二比较结果调整下拉代码。
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公开(公告)号：CN110729002A
公开(公告)日：2020-01-24
申请号：CN201910640221.8
申请日：2019-07-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 本发明构思涉及一种半导体存储器设备。该半导体存储器设备可以包括：第一缓冲器，被配置为接收第一信号；第二缓冲器，被配置为接收第二信号；检测器，被配置为将由第一缓冲器接收的第一信号的第一相位与由第二缓冲器接收的第二信号的第二相位进行比较并生成检测信号；以及校正器，响应于检测信号被激活或去激活。当校正器响应于检测信号被激活时，校正器可以被配置为校正由第一缓冲器接收的第一信号和由第二缓冲器接收的第二信号。
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公开(公告)号：CN110751965B
公开(公告)日：2024-05-17
申请号：CN201910233334.6
申请日：2019-03-26
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种半导体存储器件，包括被配置为接收数据选通信号并生成输入数据选通信号的数据选通信号输入缓冲器，被配置为接收与所述数据选通信号相比延迟了第一延迟时间的数据并生成输入数据的数据输入缓冲器，被配置为当接收到写入命令时在施加所述数据选通信号的第一时段期间生成并激活第一片上终止控制信号的延时控制信号生成器，被配置为响应于所述第一片上终止控制信号来改变第一可变电阻代码的第一片上终止控制电路，以及被配置为终止所述数据选通信号，并包括响应于所述第一可变电阻代码而改变其电阻值的第一片上终止电阻器的数据选通信号终止电路。
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公开(公告)号：CN110729002B
公开(公告)日：2023-07-25
申请号：CN201910640221.8
申请日：2019-07-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 本发明构思涉及一种半导体存储器设备。该半导体存储器设备可以包括：第一缓冲器，被配置为接收第一信号；第二缓冲器，被配置为接收第二信号；检测器，被配置为将由第一缓冲器接收的第一信号的第一相位与由第二缓冲器接收的第二信号的第二相位进行比较并生成检测信号；以及校正器，响应于检测信号被激活或去激活。当校正器响应于检测信号被激活时，校正器可以被配置为校正由第一缓冲器接收的第一信号和由第二缓冲器接收的第二信号。
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公开(公告)号：CN108133724B
公开(公告)日：2022-05-17
申请号：CN201711202968.2
申请日：2017-11-27
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 被配置为执行ZQ校准方法的存储器器件可以包括共享连接到ZQ引脚的电阻器的第一裸芯和第二裸芯。第一裸芯可以被配置为响应于从存储器器件外部施加的ZQ校准命令，使用电阻器执行第一校准操作。第一裸芯可以被配置为在第一校准操作结束之后生成ZQ标志信号以及执行第二校准操作。第二裸芯可以被配置为响应于ZQ标志信号执行第一校准操作并在第二裸芯的第一校准操作结束之后执行第二校准操作。
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Patent Agency Ranking
公开(公告)号：CN108074594B
公开(公告)日：2021-12-07
申请号：CN201711076903.8
申请日：2017-11-06
Applicant: 三星电子株式会社
Inventor： 崔训对
IPC: G11C7/10 , G11C7/12 , G11C11/4096
Abstract: 存储设备包括主驱动器和预驱动器。主驱动器基于多个驱动信号向主机提供输出信号。预驱动器向主驱动器提供多个驱动信号，以便基于主驱动器的输出电阻值和主机的片内端接电路的电阻值校准输出信号的压摆率。预驱动器被配置为响应于输入信号而不管控制信号来生成多个驱动信号的第一驱动信号，并且响应于输入信号和控制信号生成多个驱动信号的第二驱动信号。
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公开(公告)号：CN113541680A
公开(公告)日：2021-10-22
申请号：CN202110270307.3
申请日：2021-03-12
Applicant: 三星电子株式会社
Abstract: 提供一种延迟锁相环电路及半导体存储器装置。延迟锁相环电路包括相位检测和延迟控制电路，该相位检测和延迟控制电路被配置为响应于第一选择信号被激活来检测第一内部生成时钟信号和反馈时钟信号之间的相位差以生成第一相位差检测信号，响应于第二选择信号被激活来检测第二内部生成时钟信号和反馈时钟信号之间的相位差以生成第二相位差检测信号，并且响应于第一相位差检测信号或第二相位差检测信号来改变码值。
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公开(公告)号：CN107527650B
公开(公告)日：2021-03-12
申请号：CN201710303471.3
申请日：2017-05-02
Applicant: 三星电子株式会社
IPC: G11C11/4091
Abstract: 提供了校准端接电阻的半导体存储器装置及其端接电阻的校准方法。存储器装置包括第一片内端接电路、第二片内端接电路、电压发生器和代码生成器。第一片内端接电路可以对应于数据输入缓冲器。第二片内端接电路可以对应于命令/地址缓冲器。电压发生器可以产生参考电压。代码生成器可以响应于参考电压产生片内端接电路中所选择的一个片内端接电路的电阻校准代码。电阻校准代码可以校准所选择的片内端接电路的电阻值。
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公开(公告)号：CN109801650A
公开(公告)日：2019-05-24
申请号：CN201811358046.5
申请日：2018-11-15
Applicant: 三星电子株式会社
Abstract: 存储器器件可以被配置为从存储器器件外部接收差分数据选通信号和外部数据信号，存储器器件可以包括控制电路，该控制电路被配置为提取差分数据选通信号的共模以生成共模信号，基于外部数据信号和共模信号生成内部数据信号，并基于差分数据选通信号生成内部数据选通信号，内部数据选通信号与锁存内部数据信号相关联。
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公开(公告)号：CN109767795A
公开(公告)日：2019-05-17
申请号：CN201811338678.5
申请日：2018-11-12
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C11/4076
Abstract: 一种存储器装置和用于潜伏控制的操作方法，其中，在初始化模式下，划分具有第一频率的源时钟信号，以提供用作延迟锁相环电路的输入的分频时钟信号，分频时钟信号具有小于第一频率的第二频率。可执行锁定操作，以将分频时钟信号与反馈时钟信号对齐，其中通过经延迟锁相环电路延迟分频时钟信号来产生反馈时钟信号。在完成锁定操作之后，测量延迟锁相环电路的环路延迟。通过在初始化模式下利用分频时钟信号测量环路延迟来有效地执行潜伏控制。
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