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公开(公告)号：CN105955705A
公开(公告)日：2016-09-21
申请号：CN201610274202.4
申请日：2016-04-27
Applicant: 南京大学
IPC: G06F7/53
CPC classification number: G06F7/5306
Abstract: 本发明涉及可重构的多通道检测算法加速器，包括AXI4接口，用于接收AXI总线上的命令；置寄存器，根据控制信号配置配置寄存器的参数；状态寄存器，用于储存加速器内部的状态信息，同时可以根据所述控制信号反馈所述状态信息；主控制器，主控制器根据配置寄存器的配置信息，将重构参数传给重构控制器，并实时对状态寄存器进行更新；重构控制器，根据主控制器传来的数据，对内部的可重构算法模块进行重构；多通道检测运算模块，采用流水、并行的架构，含有若干流水算法，各算法根据相应的所述配置信息选通数据选择器从而实现不同点数不同阶数的算法。有益效果为：本发明提供的多通道检测算法加速器通过可重构技术大大提高了加速器的灵活性，流水与并行的架构大大增强了加速器的性能。
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公开(公告)号：CN105426345A
公开(公告)日：2016-03-23
申请号：CN201510994192.7
申请日：2015-12-25
Applicant: 南京大学
IPC: G06F17/16
CPC classification number: G06F17/16
Abstract: 本发明涉及一种矩阵求逆运算方法，包括如下步骤：1）首先进行列选主元LU分解：根据公式PA=LU，将源矩阵A分解为单位下三角矩阵L、上三角矩阵U和置换矩阵P；2）接着进行三角矩阵求逆：对L矩阵求逆得到其逆矩阵L-1，将U矩阵的转置矩阵求逆后再转置得到U-1；3）最后进行矩阵相乘：将矩阵U-1和矩阵 L-1相乘，并根据置换矩阵P将矩阵乘法结果进行列变换得到源矩阵A-1。有益效果为：通过使用列选主元LU分解算法，有效地降低矩阵求逆算法的时间复杂度，增加矩阵求逆运算的可并行性，减少矩阵求逆运算的时间，并且支持任意阶数的矩阵求逆运算，可以根据运算点数需求增加或减少硬件资源，更好地满足实际应用的需求。
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公开(公告)号：CN105118441A
公开(公告)日：2015-12-02
申请号：CN201510662747.8
申请日：2015-10-14
Applicant: 南京大学
IPC: G09G3/32
Abstract: 本发明涉及用于异步控制系统的LED显示屏控制卡，包括微处理器模块、显示模块以及外围接口电路，所述微处理器模块包括嵌入式处理器核、DDR3存储器以及eMMC存储器，所述显示模块包括处理芯片、Flash存储器、显示驱动芯片以及LPDDR存储器芯片，所述嵌入式处理器核与其他外围接口电路连接，所述嵌入式处理器核分别与DDR3存储器、eMMC存储器、处理芯片以及外围接口电路通信连接，处理芯片分别与Flash存储器、LPDDR存储器、显示驱动芯片以及外围接口电路通信连接。有益效果为：可搭载异步控制系统，不需要上位机的参与就可以独立完成多媒体显示，节约了成本。
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公开(公告)号：CN104657334A
公开(公告)日：2015-05-27
申请号：CN201410834299.0
申请日：2014-12-29
Applicant: 南京大学
IPC: G06F17/14
Abstract: 本发明涉及一种快速傅里叶变化的基2-4-8混合基蝶算器，包括基2单元、基4单元以及基8单元，所述基8单元包括主要由第一复数加法器、实数运算单元连接组成的前置运算单元与基4单元，所述前置运算单元通过第一寄存器与所述基4单元连接，所述基8单元、基4单元以及基2单元并接形成流水线架构。益效果为：相对于完整的基8蝶形运算器资源开销小使用更加灵活，同时有良好的并行性来满足高吞吐率系统的需求；基2-4-8混合基的结构使蝶算器可以像基2算法一样可以支持2的整数次幂点的序列长度。
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公开(公告)号：CN103677741A
公开(公告)日：2014-03-26
申请号：CN201310742912.1
申请日：2013-12-30
Applicant: 南京大学
Abstract: 本发明公开了一种基于NCS算法的成像方法以及混合精度浮点协处理器，所述方法包括按步累加运算：构造若干个单精度加法器，通过按步累加运算以每步内对应的地址取数进行累加，按步累加运算的步长为任意值，多个加法器可以并行运行以提高运算速度；涉及到正余弦运算的，通过引入无理数的较小量对π进行双精度补偿修正，以降低计算值与真实值的误差。所述协处理器包括流水线控制模块、寄存器模块以及运算控制模块。有益效果为：1）采用双精度运算模块提高成像精度；2）删减不必要的运算模块以节约成本；3）硬件实现了按步累加和复数求模，大幅提升运算速度；4）对于按步累加和复数求模，仅需调用相应指令，显著降低了软件编程难度。
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Patent Agency Ranking
公开(公告)号：CN102495568B
公开(公告)日：2013-08-07
申请号：CN201110397889.8
申请日：2011-12-05
Applicant: 南京大学
IPC: G05B19/042
Abstract: 基于四片FPGA的验证片上网络多核处理器的开发板，四片FPGA芯片之间连接构成全互联结构，每一片FPGA芯片都设有GTX传输通道和GPIO传输通道分别与其它三片FPGA芯片连接，每片FPGA芯片分别设有电源管理模块、板级时钟驱动模块及存储系统；第二FPGA芯片与第四FPGA芯片上分别设有开发板的数据输入和数据输出接口，所述数据输入和数据输出接口为全双工差分的2.5Gbps光口。本发明仿存带宽达到759.2Gbps，这是目前其它多FPGA开发板的电路设计远不能达到的，片间互连吞吐率大于30Gbps，为FPGA硬件设计人员提供足够多硬件资源，以便验证和实现基于NoC的超大规模多核处理器的原型芯片设计。
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公开(公告)号：CN101834789B
公开(公告)日：2012-11-21
申请号：CN201010151023.4
申请日：2010-04-15
Applicant: 南京大学
IPC: H04L12/56
Abstract: 本发明公开了一种面向包-电路交换片上路由器的回退转向路由算法及所用路由器，该算法是一种自适应路由算法，根据片上网络拥塞情况进行路由仲裁，根据链路资源的占用情况动态改变路由路径。该算法记录满足路由条件的输出端口，在遇到拥塞后重新选择输出端口，实现回退路由，从而可以充分利用网络资源，有效避免拥塞，提高平均吞吐量，减少平均包延迟；该路由器包括依次连接的输入状态机、优先级编码器、地址译码器、仲裁器和输出状态机；本发明在选择路由路径时，不向180度方向折回路由，并且不向远离目的节点的方向路由，所以不会引起死锁或活锁的问题。本发明成本低、性能高，适用于实现高性能的片上网络系统。
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公开(公告)号：CN102523169A
公开(公告)日：2012-06-27
申请号：CN201110458022.9
申请日：2011-12-31
Applicant: 南京大学
IPC: H04L12/56
Abstract: 本发明公开了一种基于2D-Mesh多核网络架构的并行化方法，该方法包含任务、数据和流水三个层面的混合并行化；其中：对于运算量较大的若干个并发执行的任务，分配在若干个芯片中并行执行，实现任务并行化；对于一个芯片中的一项任务，若存在可并发执行的数据流处理过程，将其分解到若干个同构的功能模块中并行执行，实现数据并行化；对于能够分解成若干步骤的单向数据处理过程，采用流水线方式并发执行，实现流水并行化。本发明提供了一套完整的软件混合并行化方法，利用该方法与2D-Mesh多核硬件架构相结合可以充分发挥硬件系统的并行效用，有效提高片上软件运行效率，适用于具有一定特征的数字信号处理算法的高速并行实现。
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公开(公告)号：CN101916219A
公开(公告)日：2010-12-15
申请号：CN201010217301.1
申请日：2010-07-05
Applicant: 南京大学
IPC: G06F11/22
Abstract: 一种片上网络多核处理器流媒体演示平台，基于ffplay分别在两台PC上同步显示2个实时Video窗口，两台PC各自设有1G以太网端口，通过以太网与片上多核网络处理器连接，一台PC作为视频发送端，播放视频的同时通过片上多核网络处理器向另一台PC同步发送视频数据；另一台PC作为视频接收端，实时从片上多核网络处理器接收视频数据，同步解析、处理、播放视频数据；进行片上多核网络处理器的流媒体演示及测试。本发明为一种完全同步、无乱屏，并能对丢包率进行统计，对播放速率、效果进行调节的流媒体演示平台，为片上多核处理器提供了一个良好的测试和演示平台。
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公开(公告)号：CN100514316C
公开(公告)日：2009-07-15
申请号：CN200710025077.4
申请日：2007-07-11
Applicant: 南京大学
IPC: G06F13/362
Abstract: 本发明公开了一种基于片上多处理器系统的动态自适应总线仲裁器，包括接口控制模块、随机数产生模块、动态“彩票”数产生模块、定时器模块和Lottery总线仲裁模块；随机数产生模块接收接口控制模块信号输出随机数的范围配置成各处理器对总线申请要求下的“彩票”总数；动态“彩票”数产生模块存储每个处理器所持的初始“彩票”数目，并响应于定时器模块所产生的中断信号的激活；Lottery总线仲裁模块根据各个处理器所持的“彩票”数目，来控制系统总线的使用优先权。本发明降低了算法复杂度，降低了各处理器的总线等待时间并且能更好地控制各处理器占据的总线带宽，提高了系统性能，对于片上多处理器系统的设计具有重要的参考价值。
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