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公开(公告)号：CN100520710C
公开(公告)日：2009-07-29
申请号：CN200610088937.4
申请日：2006-07-27
Applicant: 中国科学院计算技术研究所
Abstract: 根据本发明，提出了一种复杂指令系统中TLBR内部例外的处理方法，包括：从内存中获取复杂指令流，对指令流进行长度划分和基本译码；缓存指令流中的复杂指令及所述复杂指令的长度及部分译码信息；根据缓存的复杂指令及所述复杂指令的长度及部分译码信息，产生与复杂指令相对应的微码；以及在检测到一微码在执行时发生TLBR内部例外时，保持例外以前已经完成的部分微码的执行结果，并取消例外微码之后的所有微码，并进行TLB替换，在TLB替换成功之后，重新生成发生例外的微码及其后面的微码并从发生例外的微码处开始执行。
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公开(公告)号：CN100492279C
公开(公告)日：2009-05-27
申请号：CN200610088938.9
申请日：2006-07-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 公开了一种对复杂指令译码生成微码的译码装置，包括：初步译码模块，用于生成与输入的复杂指令相对应的、索引uROM中所存储的微码程序段的入口地址，并提供给uROM地址控制器；uROM地址控制器，用于根据初步译码模块输入的用于索引uROM中所存储的微码程序段的入口地址，将与输入的复杂指令相对应的微码程序段的已编码微码从uROM中读取到微码解码器；uROM，用于存储与复杂指令相对应的微码程序段；以及微码解码器，根据输入的复杂指令信息和处理器运行时刻状态信息，对从uROM中读取的已编码微码进行解码。
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公开(公告)号：CN101320344A
公开(公告)日：2008-12-10
申请号：CN200810116243.6
申请日：2008-07-07
Applicant: 中国科学院计算技术研究所
IPC: G06F11/26
Abstract: 本发明提供一种多核或众核处理器功能验证设备，包括重复逻辑电路、片上存储以及其它逻辑电路；重复逻辑电路包括用于模拟多核或众核处理器中的各个结点的复用结点、用于对复用结点的功能验证过程进行控制的控制模块和用于存储与所述复用结点的功能验证过程相关数据的存储模块；其中，片上存储和存储模块在所述FPGA的片上存储资源上实现；其它逻辑电路、控制模块和复用结点在FPGA的可编程逻辑资源上实现。本发明突破了FPGA芯片可编程逻辑容量大小对多核或众核处理器功能验证的限制，以增加运行时间为代价，减小硬件资源的开销，提供了一种通用的对多核或众核处理器功能验证的方法，具有良好的灵活性和扩展性。
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公开(公告)号：CN100414519C
公开(公告)日：2008-08-27
申请号：CN200410091378.3
申请日：2004-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
Abstract: 本发明公开了一种从虚拟地址向物理地址变换的方法及其装置，利用数据局部性，将需要变换成物理地址的虚拟地址同上次变换的虚拟地址相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器(TLB)的随机存储器(RAM)部分，而直接利用上次变换得到的物理页表地址，以减少对翻译后援缓冲器中随机存储器的访问次数；而且指令翻译后援缓冲器(ITLB)和数据翻译后援缓冲器(DTLB)共用一个单读端口随机存储器，这样可以达到降低翻译后援缓冲器部分的功耗和面积的效果，同时又不会降低处理器的性能。
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公开(公告)号：CN100414518C
公开(公告)日：2008-08-27
申请号：CN200410091377.9
申请日：2004-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
Abstract: 本发明公开了一种改进的虚拟地址变换方法及其装置，该方法包括利用数据局部性，将需要变换成物理地址的虚拟地址同上次变换的虚拟地址相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器(TLB)的随机存储器(RAM)部分，而直接利用上次变换得到的物理页表地址，以减少对翻译后援缓冲器中随机存储器的访问次数；而且指令翻译后援缓冲器(ITLB)和数据翻译后援缓冲器(DTLB)共用一个单读端口随机存储器；并且推迟随机存储器输出的物理页表地址和保存的上次使用的物理页表地址的选择操作，这样可以达到降低翻译后援缓冲器部分的功耗和面积的效果，同时又不会降低处理器的性能和增加电路的延迟。
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Patent Agency Ranking
公开(公告)号：CN101211257A
公开(公告)日：2008-07-02
申请号：CN200610171521.9
申请日：2006-12-30
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明涉及一种新的基于局部相联查找解决访存相关的方法，包括：一种局部相联查找机制，即当一个取数指令进入访存队列时，只需要向前访存队列的一个子集，看是否可以从查询过的存数指令那里获得最新版本的值，同理当一个存数指令进入访存队列时只向后查询访存队列的一个子集，看是否有提前执行并写回的取数指令；一个访存相关预测器，当一个取数指令在重命名的时候查询该访存相关预测器索引出一个访存距离，如果访存距离是有效的，那么发射模块在发射该取数指令之前必须确保其前面和访存距离相应的存数指令已经执行完毕，然后才能发射该取数指令。
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公开(公告)号：CN101114218A
公开(公告)日：2008-01-30
申请号：CN200610088939.3
申请日：2006-07-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明提出了一种复杂指令集体系结构中的深度优先异常处理方法，包括以下步骤：在发生异常时，1)指令重排序缓冲器发出异常信息给各个模块，各个模块将自身寄存器置为无效，从而刷空流水线；2)译码部件将所述异常信息转换为预先定义的指令；3)译码部件根据所述预先定义的指令，索引只读存储器，找出与之相应的微指令，并将所述微指令送入发射部件；4)发射部件将没有数据相关的微指令送入执行部件执行；5)执行部件执行所述微指令，并将执行结果写入指令重排序缓冲器；6)检查指令重排序缓冲器中的第一条微指令是否异常；7)如果指令重排序缓冲器中的第一条微指令异常，则返回1)流水线刷空步骤；8)如果指令重排序缓冲器中的第一条微指令未发生异常，则指令重排序缓冲器将已经写回的第一条微指令提交，完成处理。
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公开(公告)号：CN119940434A
公开(公告)日：2025-05-06
申请号：CN202510009132.9
申请日：2025-01-03
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于数据流架构加速器的注意力机制融合方法和装置，包括用于在GPDPU加速器上加速Attention计算的方法，该方法根据Attention中embedding的维度和输入序列长度的乘积来选择融合方案，对于维度较小的计算，通过预先传入转置数据的方式将所有操作融合在同一个核函数中，从而减少配置指令的时间和访存开销，对于维度较大的计算，将输入数据分块传入暂存数据缓存SPM的存储器中用于计算，将Attention的计算步骤融合为两个复用程度很高的核函数减少指令信息的配置时间。
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公开(公告)号：CN118536564A
公开(公告)日：2024-08-23
申请号：CN202410652421.6
申请日：2024-05-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于异构图神经网络的异构图数据加速处理方法，所述方法执行特征映射计算步骤、以及语义融合计算步骤以完成异构图数据的处理，其中，在邻居聚合计算步骤中，基于映射后的子图中目标节点和各个源节点的特征向量对该子图进行剪枝计算以筛选出该子图中对目标节点符合预设重要性要求的多个源节点，并基于映射后的目标节点和筛选出的各个源节点的特征向量执行邻居聚合计算以得到子图中目标节点对应的结构特征向量。本发明的方案能够在保证异构图神经网络准确地捕捉图数据中的重要信息的同时减小异构图神经网络处理异构图数据过程中的计算复杂度和片外访存带宽的需求，从而提高异构图神经网络处理异构图数据时的执行效率。
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公开(公告)号：CN118152090A
公开(公告)日：2024-06-07
申请号：CN202410156325.2
申请日：2024-02-04
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种应用于处理器的流图程序生成方法，其中，流图程序为指示粗粒度数据流架构下计算任务的数据流图，所述粗粒度数据流架构包括执行阵列，所述执行阵列包括多个执行单元，所述方法包括对算子任务执行如下步骤：S1、获取粗粒度数据流架构的参数，所述参数至少包括执行单元个数、可同时支持的并行任务个数；S2、基于算子任务并行计算特征以及所述步骤S1中获取的架构参数，将算子任务划分为一个或多个分任务，其中，分任务个数应小于或等于所述粗粒度数据流架构可同时支持的并行任务个数；S3、将每个分任务进一步划分成多个子任务，每个子任务执行不同的一个或多个功能；S4、按照预设的规则对每个子任务进行流图程序编码。
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