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公开(公告)号：CN115202666A
公开(公告)日：2022-10-18
申请号：CN202210717973.1
申请日：2022-06-23
Applicant: 中国科学院计算技术研究所
IPC: G06F8/41
Abstract: 本发明提出一种数据流架构优化方法、装置、电子设备，所述方法包括：构建表征粗粒度可重构阵列架构的有向数据流图；确定所述有向数据流图中的关键路径，作为初始关键路径；对所述初始关键路径上的所有节点判断是否需要优化；识别出所述初始关键路径上需要优化的节点进行优化。该方法保证了粗粒度数据流图中的各个节点之间的平衡，使得各个节点占用的执行时间相近，进一步提高了CGRA中PE的利用率提高，进而实现了粗粒度可重构阵列CGRA数据流架构的优化。
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公开(公告)号：CN112311695B
公开(公告)日：2022-09-30
申请号：CN202011134155.6
申请日：2020-10-21
Applicant: 中国科学院计算技术研究所
IPC: H04L47/52 , H04L47/76 , H04L49/109
Abstract: 本发明提出一种片上带宽动态分配方法和系统，包括：发射模块接受存储系统的任务请求，将请求封装为发射块，将多个发射块组织为堆结构，动态维护堆结构，向分配模块传输发射块；分配模块由带窗口的队列组成，其功能为接受发射块，为发射块匹配等待队列，更新发射块内容并将其回传存储系统；每个宽度的带宽对应一个等待队列，等待队列中是需要传输的数据。本发明采用硬件与软件协同的方式带宽分配方法，可以提高带宽的利用率，增加芯片的吞吐率，实现高通量的计算需求；本发明控制逻辑、结构简单，不占用计算资源，实现简单，在多种芯片系统中具有普适性。
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公开(公告)号：CN113225241B
公开(公告)日：2022-09-06
申请号：CN202110417613.5
申请日：2021-04-19
Applicant: 中国科学院计算技术研究所
IPC: H04L12/42 , H04L67/104 , H04L47/12
Abstract: 本发明提出一种面向环形数据报文网络的数据传输拥塞控制方法和系统，包括主动拥塞控制技术方案，主动划定虚拟链路的最大可用带宽，使得多条虚拟链路最大化利用链路带宽的同时避免节点拥塞；以及处理链路争用的技术方案，利用计数器实现一段时间内同一节点中不同虚拟链路对发送端口TX的加权平均占用，防止链路争抢。
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公开(公告)号：CN114860319A
公开(公告)日：2022-08-05
申请号：CN202210518572.3
申请日：2022-05-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于SIMD计算指令的运算装置，包括：数据打包流水寄存器，用于接收并寄存待处理SIMD计算指令以及指令对应的一组操作数；定点译码器，用于对定点整型指令对应的操作数进行译码重排处理并传输到定点整型运算器；定点整型运算器；用于对定点译码器处理后的操作数执行整型运算；浮点译码器，用于对浮点指令对应的操作数进行译码重排处理并根据指令将重排后的操作数传送到浮点乘加器或浮点除法器；浮点乘加器，用于对浮点译码器处理后的操作数进行浮点乘加计算；浮点除法器，用于对浮点译码器处理后的操作数进行浮点除法计算；运算结果仲裁器，用于对计算部件的运算结果进行选择以输出最终SIMD计算结果。
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公开(公告)号：CN110890120B
公开(公告)日：2021-08-31
申请号：CN201911001197.X
申请日：2019-10-21
Applicant: 中国科学院计算技术研究所
IPC: G11C13/00
Abstract: 本发明提出一种基于阻变存储器的通用区块链应用处理加速方法及系统，包括：判断当前程序是否为区块链加速处理程序，若是，则将当前程序发送至包括存储处理器和阻变存储器的HMC存储器端，其中存储处理器集成在HMC存储器端的逻辑控制层，阻变存储器集成在HMC存储器端的立体存储层，存储处理器通过控制立体存储层，以数据流运行的方式完成对当前程序的近存储计算，得到当前程序的执行结果，并将其回传至主处理器端，否则主处理端中的乱序核根据当前程序，以控制流运行的方式执行当前程序，得到执行结果。本发明具有较高的执行速度和显著的能效比提升，并结合数据流任务分配和执行模式，能够获得更高的执行效率和能效。
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Patent Agency Ranking
公开(公告)号：CN112288085A
公开(公告)日：2021-01-29
申请号：CN202011147836.6
申请日：2020-10-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种卷积神经网络加速方法及系统，包括将待特征分析的图像作为输入激活输入卷积神经网络，分解该卷积神经网络中滤波器的权值向量，得到滤波器中权值对应的符号向量；通过符号向量与输入激活向量执行卷积运算，得到第一卷积结果，通过补偿因子与输入激活向量执行卷积运算，得到第二卷积结果，将该第一卷积结果和第二卷积结果相加，得到预测结果；该卷积神经网络执行卷积计算时根据该预测结果跳过0值相关的运算，得到卷积结果。本发明可预知输出激活的稀疏度，以指导原始的神经网络运算跳过0值相关的运算，从而减少原始网络的计算量，节省计算资源、降低功耗并提升性能。
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公开(公告)号：CN112015473A
公开(公告)日：2020-12-01
申请号：CN202010719417.9
申请日：2020-07-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于数据流架构的稀疏卷积神经网络加速方法及系统。针对稀疏卷积应用，使用软件方式设计了一套指令共享检测装置和稀疏卷积加速方法。通过对编译器生成的指令进行检测和对比，标记所有指令中指令内容完全相同的指令，将这些指令的地址设置为相同的地址，实现稀疏卷积中指令共享，从而减少了指令加载对内存的访问，提升了稀疏卷积运行的时间。
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公开(公告)号：CN110211617A
公开(公告)日：2019-09-06
申请号：CN201910413959.0
申请日：2019-05-17
Applicant: 中国科学院计算技术研究所
IPC: G11C13/00 , G06F16/901
Abstract: 本发明提供一种基于阻变存储器的哈希硬件处理装置及方法，所有的源数据无需送往CPU进行哈希函数的计算，在RRAM中根据电流叠加效应即可完成哈希函数输入数据的操作，并在存储器中实现哈希表的建立，无需将大量的源数据送往CPU后再送回存储器中。本发明基于阻变存储器的数据处理将减少数据从存储器端向处理器端的数据搬运，尤其于对数据量大的应用来说，具有显著的性能优势和功耗优势。通过在RRAM存储器中利用RRAM存储单元可实现基于电流叠加原理实现的存储数据的累加功能，进行哈希表的建立，避免数据读取到CPU端进行计算后再写入哈希表，一方面减少大量数据从存储端向CPU端的搬运，减少对访存带宽的需求；另一方面可以提高哈希表建立和查询的执行效率，并降低处理功耗。
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公开(公告)号：CN109783054A
公开(公告)日：2019-05-21
申请号：CN201811560119.9
申请日：2018-12-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种RSFQ FFT处理器的蝶形运算处理系统，包括用于执行计算的第一计算模块和第二计算模块，用于执行常数乘法的旋转因子模块和用于改变序列顺序的重排模块；在执行运算时，输入数据经所述第一计算模块执行计算后将获得的第一数据串输入至所述旋转因子模块中执行常数乘法并获得中间结果，所述中间结果经所述重排模块改变序列顺序后，将获得的第二数据串输入至所述第二计算模块执行计算并获得输出数据。
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公开(公告)号：CN108108151A
公开(公告)日：2018-06-01
申请号：CN201711330475.7
申请日：2017-12-13
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种超导单磁通量子处理器的算术逻辑单元运算方法和系统，包括采用超导RSFQ技术克服了传统技术低速度高功耗的问题，同时该高速单磁通量子处理器中的算术逻辑单元采用16位串‑并结构的加法器进行运算处理，而串‑并体系结构比串行结构运算速度更快，比并行结构需要的硬件资源更少；发明在实现超高速度的同时也保证了超低功耗。在基于国内外RSFQ大规模集成电路工艺满足64位RSFQ微处理器核心部件的条件下，对64位RSFQ ALU进行逻辑设计，为将来设计超高速64位RSFQ微处理器以及计算机系统奠定基础。
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