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公开(公告)号：CN101894013B
公开(公告)日：2013-07-31
申请号：CN201010233616.5
申请日：2010-07-16
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明涉及处理器内指令级流水线控制方法和系统，方法包括：步骤1，初始化发射序号寄存器和写回序号寄存器初始值相同；步骤2，发射指令时，以发射序号寄存器的值为基础值，按指令在本次发射中的顺序，生成指令的发射序号，并在指令中携带所述发射序号；步骤3，指令发射完成后，更新发射序号寄存器的值；步骤4，指令进入功能部件被执行时，指令的发射序号保持不变；步骤5，写回指令时，以写回序号寄存器的值为基础值，依据允许写回寄存器的指令的个数，依序生成写回序号，按写回序号由小到大顺序，将发射序号和写回序号相同的指令的结果写回寄存器；步骤6，指令写回完成后，更新写回序号寄存器的值。本发明能够减少对硬件资源的消耗。
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公开(公告)号：CN101908034B
公开(公告)日：2012-05-23
申请号：CN201010221087.7
申请日：2010-06-28
Applicant: 中国科学院计算技术研究所
IPC: G06F15/163
Abstract: 本发明涉及众核处理器片上同步方法和其系统，在片上众核体系结构中，使用专用的片上同步管理装置支持粗粒度同步方法，由于访问片上同步管理装置的时间远远小于访问内存的时间，而且避免了因为轮询标志位造成的网络拥塞，因此减少了同步时间，进而帮助提高众核处理器的计算能力。
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公开(公告)号：CN100495322C
公开(公告)日：2009-06-03
申请号：CN200610011927.0
申请日：2006-05-18
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及复杂指令集计算机内部异常处理技术，尤其涉及对预处理微指令发生异常多层嵌套进行处理的设备及方法，所述方法包括：微指令在执行过程中发生异常，译码部件缓存异常信息，并对缓存的异常信息进行译码产生微指令地址；B、译码部件按产生的微指令地址索引微指令存储器获取异常预处理微指令，并将获取的异常预处理微指令发送给后端部件，后端部件在执行接收的异常预处理微指令时如果再次发生异常，则执行步骤C；如果不发生异常，则执行步骤D；C、后端部件刷空计算机的指令流水线，译码部件缓存再次发生的异常信息，并对再次发生的异常信息进行译码产生微指令地址，转而执行步骤B；D、后端部件跳转并执行异常处理程序。
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公开(公告)号：CN101114216A
公开(公告)日：2008-01-30
申请号：CN200610088937.4
申请日：2006-07-27
Applicant: 中国科学院计算技术研究所
Abstract: 根据本发明，提出了一种复杂指令系统中TLBR内部例外的处理方法，包括：从内存中获取复杂指令流，对指令流进行长度划分和基本译码；缓存指令流中的复杂指令及所述复杂指令的长度及部分译码信息；根据缓存的复杂指令及所述复杂指令的长度及部分译码信息，产生与复杂指令相对应的微码；以及在检测到一微码在执行时发生TLBR内部例外时，保持例外以前已经完成的部分微码的执行结果，并取消例外微码之后的所有微码，并进行TLB替换，在TLB替换成功之后，重新生成发生例外的微码及其后面的微码并从发生例外的微码处开始执行。
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公开(公告)号：CN1904851A
公开(公告)日：2007-01-31
申请号：CN200510088740.6
申请日：2005-07-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种单步执行在片调试功能的装置，包括：指令队列电路1、指令译码电路2、指令寄存器电路3；其特征在于，还包括判断电路4、单步执行标志寄存器电路5和调试模式标志寄存器电路6；所述的单步执行标志寄存器电路5用于指示下一条译码进入指令队列的指令是否发生单步调试例外，所述的调试模式标志寄存器电路6用于表示处理器的工作模式，所述的判断电路4用于判断指令队列电路1和指令寄存器电路3中是否存在指令执行步；指令译码电路2还结合单步执行标志、单步使能信号、调试模式标志，决定下一条译码进入指令队列的指令是否发生单步执行调试例外。
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Patent Agency Ranking
公开(公告)号：CN119988246A
公开(公告)日：2025-05-13
申请号：CN202510069404.4
申请日：2025-01-16
Applicant: 中国科学院计算技术研究所
IPC: G06F12/02 , G06F12/0879 , G06F12/0888 , G06F16/901 , G06F16/903 , G06N3/063 , G06N3/042
Abstract: 本发明提出一种硬件筛选器、图神经网络加速器及其片外访存筛选方法，该方法包含：接收来自图神经网络加速器内部的稀疏访存请求，并按照DRAM访问的最小单位burst对该稀疏访存请求分组为若干burst请求；对输入的所述若干burst请求执行至少一轮筛选，识别每一轮中待保留的所述burst请求与待筛除的所述burst请求；由内存控制器接收所述最终一轮的待保留的所述burst请求返回正确访存结果；接收所有轮的待筛除的所述burst请求生成虚假零值结果；获取该正确访存结果以及该虚假零值结果生成稀疏访存结果反馈至图神经网络加速器。该方法在不影响模型精度的前提下，降低了访存量，实现访存的局部性改善和系统的性能提升。
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公开(公告)号：CN119356738A
公开(公告)日：2025-01-24
申请号：CN202411452516.X
申请日：2024-10-17
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于混合积的任务处理方法及计算装置，该方法包括：获取计算任务所需的第一矩阵A、第二矩阵B和第三矩阵C，计算任务是求AB+C的结果矩阵D的矩阵乘加运算；获取硬件规模t；根据硬件规模和预设的划分规则，将A、B和C分别划分为适于处理阵列处理的四级子矩阵，包括第一、第二、第三和第四级子矩阵；利用处理阵列根据划分出的子矩阵进行混合积运算以完成任务，其中，混合积运算过程中，在第四级子矩阵的维度上采用哈达玛积的形式进行计算，在第三级子矩阵的维度上采用矩阵的外积的形式进行计算，在第二级子矩阵的维度上采用矩阵的外积的形式进行计算，在第一级子矩阵的维度上采用内积的形式进行计算。
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公开(公告)号：CN119226225A
公开(公告)日：2024-12-31
申请号：CN202411288815.4
申请日：2024-09-14
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种数据流可重构架构中单元失效的自感知方法，所述数据流可重构架构是指能按照任务的数据流对处理单元进行组织和管理的CGRA架构，所述数据流可重构架构包括自感知控制器和多个处理单元，每个处理单元包括计算部件、路由部件和存储部件，路由部件包括控制路由和数据路由，每个部件均设有感知模块，所述方法包括：由所述自感知控制器向处理单元发出检测请求；由处理单元中的各个感知模块根据检测请求分别检测计算部件、存储部件、控制路由和数据路由是否正常，得到检测结果；由自感知控制模块收集各个处理单元反馈的检测结果。
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公开(公告)号：CN119166218A
公开(公告)日：2024-12-20
申请号：CN202411190236.6
申请日：2024-08-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明实施例提供一种基于RISC‑V扩展指令的矩阵及向量运算装置，所述装置包括相互连接的协处理器与主处理器，主处理器中配置有RISC‑V指令集和协处理器扩展指令集，RISC‑V指令集包括与向量运算任务相关的向量扩展指令集，协处理器扩展指令集包括与矩阵运算任务相关的矩阵处理指令集，主处理器被配置为：在执行计算任务时，将与矩阵运算任务相关的矩阵处理指令集或将与向量运算任务相关的向量扩展指令集发送给协处理器，以与协处理器并行执行计算任务；协处理器被配置为：根据所述矩阵扩展指令集执行主处理器卸载下的矩阵运算任务，得到矩阵运算任务的执行结果；或者根据所述向量扩展指令集执行主处理器卸载下的向量运算任务，得到向量运算任务的执行结果。
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公开(公告)号：CN119065832A
公开(公告)日：2024-12-03
申请号：CN202411019358.9
申请日：2024-07-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种面向数据流众核处理器的任务运行时调度方法及装置，该方法包括在运行时环境中执行以下操作：根据PE阵列的剩余资源、片上存储空间剩余资源和各任务的属性信息，从任务发射队列中标记资源适配的任务以构建任务组；对任务组中的任务进行预处理，得到经预处理的任务组，将经预处理的任务组映射到PE阵列上执行，其中，所述预处理包括：识别任务组中具有数据依赖的两个任务构成的关联对，修改关联对中前驱任务和后继任务所对应的微指令代码，以使处理该前驱任务的PE核将结果数据直接传输至处理该后继任务的PE核。
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