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公开(公告)号：CN111681152B
公开(公告)日：2022-08-26
申请号：CN202010416771.4
申请日：2020-05-15
Applicant: 浙江大学
IPC: G06T1/00
Abstract: 本发明涉及数字图像信息隐藏及版权保护领域，提供了一种针对印刷图片的抗打印扫描数字水印方法，包括水印信息嵌入和水印信息提取，其特征在于，所述水印信息嵌入为首先通过Arnold变换加密水印信息，然后经分析打印扫描前后图像的DWT系数来将水印信息嵌入到图像的频域；所述水印信息提取为首先通过分析打印扫描前后图像的DWT系数来提取出隐藏在图像的频域中的水印信息，然后经Arnold逆变换处理生成原始水印图像。本发明的水印信息安全性高，视觉效果好，鲁棒性好。
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公开(公告)号：CN114741164A
公开(公告)日：2022-07-12
申请号：CN202210058462.3
申请日：2022-01-19
Applicant: 浙江大学
Abstract: 本发明属于嵌入式处理器系统技术领域，公开了一种基于EDF‑VD的灵活混合临界调度方法，包括如下步骤：步骤1：建立FMCI任务模型：通过延长低临界任务的周期来实现动态调整低临界任务的服务水平；步骤2：提出FMCI‑EDF‑VD调度方法：在系统任务调度运行过程中，低临界任务的服务水平根据高临界任务的超支情况进行在线动态调整。本发明的方法能够更明智的管理低临界任务服务水平的降低，减少低关键性任务的无效补偿，与现有的FMC相比，柔性混合临界改进（FMCI）模型可以保证高临界任务的完成，同时调度更多的低临界任务,在支持低临界任务执行方面具有更大的优势。
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Patent Agency Ranking
公开(公告)号：CN112199308A
公开(公告)日：2021-01-08
申请号：CN202011354222.5
申请日：2020-11-26
Applicant: 浙江大学
Abstract: 本发明公开了一种用于电力专用芯片的软硬件结合的低功耗存储控制器，包括总线接口子模块，寄存器子模块，Nor‑Flash SCR配置子模块，读数据缓冲子模块，Nor‑Flash接口协议转换子模块，多路复用器子模块。总线接口子模块实现采样CPU通过AMBA总线发起的读写请求相关的控制信号，地址信号和数据信号，并返回读数据和响应信号；用户通过配置寄存器子模块中的寄存器实现对Nor‑Flash存储器的不同访问模式；Nor‑Flash SCR配置子模块，实现芯片上电时自动完成Nor‑Flash设备配置寄存器配置操作；读数据缓冲子模块，用于暂存从Nor‑Flash返回的高位宽数据信息；Nor‑Flash接口协议转换子模块，实现将总线接口子模块采样到的读写操作时序转换为Nor‑Flash端口协议时序。
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公开(公告)号：CN111464569B
公开(公告)日：2020-11-24
申请号：CN202010570877.X
申请日：2020-06-22
Applicant: 浙江大学
Abstract: 本发明公开了一种采用自定义协议的以太网数据传输方法，包括如下步骤：S101，发送方发送开启监测命令和开始传输命令；S102，发送方分别收到接收方发送的相应回令后开始监测与数据传输；S103，传输完毕后，发送方发送关闭监测命令与停止传输命令；S104，发送方分别收到接收方发送的相应回令后停止监测与数据传输。基于UDP协议，采用了监测和传输命令及相应回令的机制保证了传输速率的同时解决了UDP协议由于无连接导致的传输不可靠的问题。
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公开(公告)号：CN111681152A
公开(公告)日：2020-09-18
申请号：CN202010416771.4
申请日：2020-05-15
Applicant: 浙江大学
IPC: G06T1/00
Abstract: 本发明涉及数字图像信息隐藏及版权保护领域，提供了一种针对印刷图片的抗打印扫描数字水印方法，包括水印信息嵌入和水印信息提取，其特征在于，所述水印信息嵌入为首先通过Arnold变换加密水印信息，然后经分析打印扫描前后图像的DWT系数来将水印信息嵌入到图像的频域；所述水印信息提取为首先通过分析打印扫描前后图像的DWT系数来提取出隐藏在图像的频域中的水印信息，然后经Arnold逆变换处理生成原始水印图像。本发明的水印信息安全性高，视觉效果好，鲁棒性好。
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公开(公告)号：CN111399913B
公开(公告)日：2020-09-01
申请号：CN202010505312.3
申请日：2020-06-05
Applicant: 浙江大学
IPC: G06F9/38
Abstract: 本发明涉及存储器领域，公开了一种基于预取的处理器加速取指方法，首先确定Buffer的位宽和数量，再通过Buffer实现预取，以使存储器在未被访问，即空闲时，Buffer能自动改变地址，发起对存储器的读请求，进而将新的未来可能用到的数据读入Buffer，减少未来处理器取指的等待时间。本发明简单高效，与一般利用Buffer的做法相比，本发明的Buffer还能实现位宽协调的作用。
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公开(公告)号：CN111581003A
公开(公告)日：2020-08-25
申请号：CN202010356342.2
申请日：2020-04-29
Applicant: 浙江大学
Abstract: 本发明属于微处理器领域，提供了一种全硬件双核锁步处理器容错系统，包括主处理器和从处理器，其特征在于，还包括硬件容错模块，所述硬件容错模块包括：故障检测模块、故障恢复模块和故障隔离模块；所述主处理器和从处理器具有相同的输入信号，所述主处理器对外输出信号，所述从处理器不对外输出信号。本发明的一种全硬件双核锁步处理器容错系统能够实现快速检测故障发生，加快故障恢复速度，故障隔离时不影响系统性能，在保证处理器容错优良可靠性与实时性的同时，降低容错带来的面积成本。
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