公开(公告)号：CN103329092A

公开(公告)日：2013-09-25

申请号：CN201180065584.5

申请日：2011-01-21

Applicant: 飞思卡尔半导体公司

Inventor： 尤瓦尔·佩莱德 ,  伊扎克·巴拉克 ,  伊丹·罗森贝格 ,  多隆·舒佩尔 ,  列夫·瓦斯克维奇

IPC: G06F7/57 ,  G06F9/30

CPC classification number: G06F9/3001 ,  G06F7/57 ,  G06F9/30029 ,  G06F9/30072 ,  G06F9/30094

Abstract: 一种集成电路装置（105）包括被设置为执行分支预测的至少一个指令处理模块（100）。该至少一个指令处理模块（100）包括至少一个预测计算模块（150），该至少一个预测计算模块（150）被设置为接收用于预测函数的至少一个结果向量（220）以及因此至少一个条件参数值（230）作为输入，并且至少部分地基于至少一个接收的条件参数值（230）从所述至少一个结果向量（220）输出预测结果值（240）。

公开(公告)号：CN1297906C

公开(公告)日：2007-01-31

申请号：CN03809405.3

申请日：2003-03-03

Applicant: 飞思卡尔半导体公司

Inventor： 多隆·舒佩尔 ,  雅科夫·托卡尔 ,  雅各布·埃弗拉特

IPC: G06F12/08

CPC classification number: G06F12/0859 ,  A01M1/14 ,  A01M1/24 ,  A01M2200/011 ,  A01M2200/012 ,  G06F12/0851

Abstract: 通过将存储器配置成两个奇偶阵列子块(12，13)，并在存储器(11)和更新(16)之间增加输入缓冲(10)减少指令缓存存储器(11)中的读/写冲突。根据读序列通过缓冲区(10)移动更新序列从而减少存储器读和存储器写之间的竞争。本发明可以自我调节适用于具有不同外部存储器行为且关注等待时间和突发脉冲能力的数字信号处理系统。

公开(公告)号：CN1650272A

公开(公告)日：2005-08-03

申请号：CN03809405.3

申请日：2003-03-03

Applicant: 飞思卡尔半导体公司

Inventor： 多隆·舒佩尔 ,  雅科夫·托卡尔 ,  雅各布·埃弗拉特

IPC: G06F12/08

CPC classification number: G06F12/0859 ,  A01M1/14 ,  A01M1/24 ,  A01M2200/011 ,  A01M2200/012 ,  G06F12/0851

Abstract: 通过将存储器配置成两个奇偶阵列子块(12，13)，并在存储器(11)和更新(16)之间增加输入缓冲(10)减少指令缓存存储器(11)中的读/写冲突。根据读序列通过缓冲区(10)移动更新序列从而减少存储器读和存储器写之间的竞争。本发明可以自我调节适用于具有不同外部存储器行为且关注等待时间和突发脉冲能力的数字信号处理系统。