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公开(公告)号：CN102737001B
公开(公告)日：2016-08-31
申请号：CN201110080919.2
申请日：2011-03-31
Applicant: 重庆重邮信科通信技术有限公司
Abstract: 本发明公开了一种调整FPGA总线延时的方法，包括，主FPGA通过总线发送信号给从FPGA；从FPGA检测到任何一条信号线上的信号时，记录从FPGA检测到的该组总线所有信号线上的信号；判断是否存在没有检测到状态反转的信号线；如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位，否则记录主FPGA和从FPGA所有管脚的延时单位数据。本发明还公开了一种与所述方法相适应的FPGA总线延时调整装置，本发明的技术方案实现了自动调整总线各管脚延时单元数据，提高了FPGA总线延时调整效率。
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公开(公告)号：CN104750633A
公开(公告)日：2015-07-01
申请号：CN201310742683.3
申请日：2013-12-30
Applicant: 重庆重邮信科通信技术有限公司
Inventor： 高峰
Abstract: 本发明实施例提供了一种FPGA设备访问验证装置及方法，包括：随机数生成模块，产生随机的写有效信号和随机的读有效信号发送到总线；产生随机的写操作参数；写操作模块，发送写操作参数；获取写命令接收标识，保存写操作参数和对应的写命令接收标识到存储模块；读操作模块，根据写操作参数生成读操作参数发送到总线；接收读取的数据并存储读操作参数和读取的数据到存储模块；存储模块，用于保存写操作参数和写命令接收标识；保存读操作参数以及读取的数据；判断模块，用于将写操作参数中的写数据与对应的读命令所读取的数据进行比较，判断设备访问的正确性。本发明实施例的装置和方法能有效提高FPGA设备访问验证场景的覆盖率。
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公开(公告)号：CN102855338B
公开(公告)日：2015-04-15
申请号：CN201110177368.1
申请日：2011-06-28
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种现场可编程门阵列FPGA原型验证装置及方法，所述装置包括分组信号选择模块、异步先入先出FIFO模块、存储器控制模块、数据发送模块以及总控制模块，所述分组信号选择模块的输入端连接FPGA原型的至少一组分组信号，在FPGA原型验证出错时，根据选择指令从分组信号选择模块输入端的所述分组信号中选择一组作为被监视信号，并输出给所述异步FIFO模块同步成与所述存储器控制模块速率相同的信号，并由所述存储器控制模块将同步后的信号存储到外部存储器，从所述外部存储器读取被监视信号到数据发送模块，由该数据发送模块发送所述被监视信号到外部计算机进行数据分析以定位错误。利用本发明，可以提高FPGA验证的可操作性、可视性和效率。
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公开(公告)号：CN103810051A
公开(公告)日：2014-05-21
申请号：CN201210441211.X
申请日：2012-11-07
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F11/07
Abstract: 本发明公开了一种看门狗异常恢复装置，包括：看门狗配置信息存储器，保存看门狗配置信息；循环计数器，进行计数，在计数达到预设固定门限时产生触发信号发送到控制逻辑模块；控制逻辑模块，接收到所述循环计数器的触发信号后，从所述看门狗配置信息存储器读取看门狗配置信息；用所述看门狗配置信息更新看门狗的配置寄存器。本发明还公开了一种与之相适应的看门狗异常恢复方法，本发明的技术方案能够实现看门狗异常后正确恢复看门狗的配置寄存器。
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公开(公告)号：CN105786741A
公开(公告)日：2016-07-20
申请号：CN201410817064.0
申请日：2014-12-25
Applicant: 重庆重邮信科通信技术有限公司
Inventor： 高峰
IPC: G06F13/40
CPC classification number: Y02D10/14 , Y02D10/151
Abstract: 本发明提供一种SOC高速低功耗NOC总线，包括NOC写总线和NOC读总线，所述NOC写总线将写命令总线和写数据总线合并，使用写命令和写数据复用总线来传输命令与数据，并使用写命令有效信号、写命令握手信号、写数据有效信号、写数据握手信号四个信号来区分命令与数据；并提供一种AXI总线与NOC总线转换的方法；本发明在同等功耗以及同等面积的情况下，可以提升约25％的性能，有显著的工程实现价值。
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Patent Agency Ranking
公开(公告)号：CN102855195A
公开(公告)日：2013-01-02
申请号：CN201110182321.4
申请日：2011-06-30
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F12/06
Abstract: 本申请公开了一种LPDDR2存储控制器和访问命令处理方法。一种LPDDR2存储控制器包括：访问确定模块、判断模块和排序模块。排序模块在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。
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公开(公告)号：CN104714909A
公开(公告)日：2015-06-17
申请号：CN201310687532.2
申请日：2013-12-13
Applicant: 重庆重邮信科通信技术有限公司
Inventor： 高峰
Abstract: 一种处理总线挂死的装置、方法、总线结构及系统。该装置包括：总线监控模块，其配置成接收用于至少一主设备和至少一从属设备之间通信的第一总线上传输的控制信息、数据及握手信号；发送控制信息和数据以用于存储；监测第一总线的状态，判断第一总线是否挂死；第四总线，用于在第一总线挂死后进行数据重传；总线切换模块，与第二总线、第三总线与第四总线连接，用于第二总线及第四总线之间的切换；以及总线重发模块，用于在总线切换模块完成总线切换后，通过第四总线进行数据重传。
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公开(公告)号：CN102855195B
公开(公告)日：2015-05-27
申请号：CN201110182321.4
申请日：2011-06-30
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F12/06
Abstract: 本申请公开了一种LPDDR2存储控制器和访问命令处理方法。一种LPDDR2存储控制器包括：访问确定模块、判断模块和排序模块。排序模块在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。
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公开(公告)号：CN102855338A
公开(公告)日：2013-01-02
申请号：CN201110177368.1
申请日：2011-06-28
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种现场可编程门阵列FPGA原型验证装置及方法，所述装置包括分组信号选择模块、异步先入先出FIFO模块、存储器控制模块、数据发送模块以及总控制模块，所述分组信号选择模块的输入端连接FPGA原型的至少一组分组信号，在FPGA原型验证出错时，根据选择指令从分组信号选择模块输入端的所述分组信号中选择一组作为被监视信号，并输出给所述异步FIFO模块同步成与所述存储器控制模块速率相同的信号，并由所述存储器控制模块将同步后的信号存储到外部存储器，从所述外部存储器读取被监视信号到数据发送模块，由该数据发送模块发送所述被监视信号到外部计算机进行数据分析以定位错误。利用本发明，可以提高FPGA验证的可操作性、可视性和效率。
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公开(公告)号：CN102737001A
公开(公告)日：2012-10-17
申请号：CN201110080919.2
申请日：2011-03-31
Applicant: 重庆重邮信科通信技术有限公司
Abstract: 本发明公开了一种调整FPGA总线延时的方法，包括，主FPGA通过总线发送信号给从FPGA；从FPGA检测到任何一条信号线上的信号时，记录从FPGA检测到的该组总线所有信号线上的信号；判断是否存在没有检测到状态反转的信号线；如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位，否则记录主FPGA和从FPGA所有管脚的延时单位数据。本发明还公开了一种与所述方法相适应的FPGA总线延时调整装置，本发明的技术方案实现了自动调整总线各管脚延时单元数据，提高了FPGA总线延时调整效率。
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