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公开(公告)号：CN106847883A
公开(公告)日：2017-06-13
申请号：CN201710108735.X
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L21/331 , H01L29/739
CPC classification number: H01L29/7393 , H01L29/0619 , H01L29/0623 , H01L29/66325
Abstract: 本发明提供一种可抑制Snapback现象的SOI‑LIGBT器件及其制造方法，其元胞结构包括衬底、埋氧层、厚介质层、厚硅层漂移区、P阱区、P型重掺杂发射极区、第一N型重掺杂区、N型buffer区、P型重掺杂集电极区、第二N型重掺杂区、集电极介质阻挡层、集电极接触电极、超薄顶层硅漂移区、P发射极接触电极、栅氧化层、多晶硅栅、P条、N条，N条与P条在Z方向上交替设置在厚硅层漂移区中，本发明通过采用超薄顶层硅漂移区增强埋层电场提高SOI器件的纵向击穿电压；采用厚硅层漂移区来降低器件比导通电阻，对超薄顶层硅漂移区和厚硅层漂移区分别采用横向线性变掺杂调整表面电场分布，使其在保持器件高的击穿电压的同时极大地降低了比导通电阻。
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公开(公告)号：CN106981518A
公开(公告)日：2017-07-25
申请号：CN201710203410.X
申请日：2017-03-30
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种具有超结结构的SOI横向高压器件，其元胞结构包括衬底、衬底接触电极、埋氧层、厚SOI层、P型体区、厚介质层、N型重掺杂漏极区、超薄顶层硅、N型条区和P型条区、P型重掺杂体接触区和N型重掺杂源极区、栅氧化层、源极接触电极、多晶硅栅、漏极接触电极，N型条区和P型条区构成超结结构并在Z方向交替排列地嵌入在靠近源端区域的厚SOI层中，本发明通过漏端超薄顶层硅提高器件漏端承受高压区的纵向耐压，通过大量的理论推导得到最好的横向耐压，同时靠近源端区域采用超结使其在保持功率MOS高的击穿电压的同时极大地降低了比导通电阻，有着较低的导通损耗，最终达到有效减小器件面积、降低器件成本的目的。
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公开(公告)号：CN107068736B
公开(公告)日：2020-07-10
申请号：CN201710203874.0
申请日：2017-03-30
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种SOI横向高压器件，其元胞结构包括衬底、衬底接触电极、埋氧层、厚SOI层、P型体区、厚介质层、N型重掺杂漏极区、超薄顶层硅、N型条区和P型条区、P型重掺杂体接触区和N型重掺杂源极区、栅氧化层、源极接触电极、多晶硅栅、漏极接触电极，N型条区和P型条区构成超结结构并在竖直方向交替排列地嵌入在靠近源端区域的厚SOI层中，本发明通过ENDIF理论提高器件漏端承受高压区的纵向耐压，通过大量的理论推导得到最好的横向耐压，从而使器件的耐压更上一层楼，靠近源端区域采用超结使其在保持功率MOS高的击穿电压的同时极大地降低了比导通电阻，有着较低的导通损耗，最终达到有效减小器件面积、降低器件成本的目的。
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公开(公告)号：CN107068736A
公开(公告)日：2017-08-18
申请号：CN201710203874.0
申请日：2017-03-30
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
CPC classification number: H01L29/0619 , H01L29/7824
Abstract: 本发明提供一种SOI横向高压器件，其元胞结构包括衬底、衬底接触电极、埋氧层、厚SOI层、P型体区、厚介质层、N型重掺杂漏极区、超薄顶层硅、N型条区和P型条区、P型重掺杂体接触区和N型重掺杂源极区、栅氧化层、源极接触电极、多晶硅栅、漏极接触电极，N型条区和P型条区构成超结结构并在竖直方向交替排列地嵌入在靠近源端区域的厚SOI层中，本发明通过ENDIF理论提高器件漏端承受高压区的纵向耐压，通过大量的理论推导得到最好的横向耐压，从而使器件的耐压更上一层楼，靠近源端区域采用超结使其在保持功率MOS高的击穿电压的同时极大地降低了比导通电阻，有着较低的导通损耗，最终达到有效减小器件面积、降低器件成本的目的。
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公开(公告)号：CN106847882A
公开(公告)日：2017-06-13
申请号：CN201710108573.X
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/739
Abstract: 本发明提供一种SOI‑LIGBT器件，其元胞结构包括：衬底、埋氧层、厚介质层、厚硅层N型漂移区、P阱区、P型重掺杂发射极区和N型重掺杂区、超薄顶层硅N型漂移区、N型buffer区、P型重掺杂集电极区、发射极接触电极、集电极接触电极、栅氧化层、多晶硅栅；本发明利用介质场增强理论增强埋层电场，从而提高SOI器件的纵向击穿电压；在靠近源端发射极区域采用厚硅层N型漂移区来降低器件比导通电阻，对于超薄顶层硅N型漂移区和厚硅层N型漂移区分别采用横向线性变掺杂，调整表面电场分布，使其在保持器件高的击穿电压的同时，极大地降低了比导通电阻。
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Patent Agency Ranking
公开(公告)号：CN106684136A
公开(公告)日：2017-05-17
申请号：CN201710110260.8
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/739 , H01L29/06
Abstract: 本发明提供一种SOI横向绝缘栅双极晶体管，其元胞结构包括：衬底、埋氧层、厚介质层、厚硅层N型漂移区、P阱区、P型重掺杂发射极区和N型重掺杂区、超薄顶层硅N型漂移区、N型buffer区、P型重掺杂集电极区、发射极接触电极、集电极接触电极、栅氧化层、多晶硅栅、P条、N条；本发明利用介质场增强理论增强埋层电场，从而提高SOI器件的纵向击穿电压；在靠近源端发射极区域采用厚硅层N型漂移区来降低器件比导通电阻，对于超薄顶层硅N型漂移区和厚硅层N型漂移区分别采用横向线性变掺杂，调整表面电场分布，使其在保持器件高的击穿电压的同时，极大地降低了比导通电阻。
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公开(公告)号：CN106876454A
公开(公告)日：2017-06-20
申请号：CN201710109457.X
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/739 , H01L29/06 , H01L29/36 , H01L21/331
CPC classification number: H01L29/7393 , H01L29/0611 , H01L29/0684 , H01L29/36 , H01L29/66325
Abstract: 本发明提供一种低阻且可抑制负阻效应的SOI‑LIGBT器件及其制造方法，其元胞结构包括衬底、埋氧层、厚介质层、厚硅层漂移区、P阱区、P型重掺杂发射极区、第一N型重掺杂区、N型buffer区、P型重掺杂集电极区、第二N型重掺杂区、集电极介质阻挡层、集电极接触电极、超薄顶层硅漂移区、发射极接触电极、栅氧化层、多晶硅栅、P条、N条，N条与P条在纵向上交替设置在厚硅层漂移区中，本发明通过采用超薄顶层硅漂移区增强埋层电场提高SOI器件的纵向击穿电压；采用厚硅层漂移区来降低器件比导通电阻，对超薄顶层硅漂移区和厚硅层漂移区分别采用横向线性变掺杂调整表面电场分布，使其在保持器件高的击穿电压的同时极大地降低了比导通电阻。
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公开(公告)号：CN106847833A
公开(公告)日：2017-06-13
申请号：CN201710202930.9
申请日：2017-03-30
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
CPC classification number: H01L27/1203 , H01L21/84 , H01L27/1207 , H01L29/0607 , H01L29/0684
Abstract: 本发明提供一种SOI横向高压器件及其制造方法，包括以下步骤：以SOI为衬底，形成N型线性变掺杂绝缘体上硅层与薄硅层漂移区、形成薄硅层区即厚介质层、形成Pwell区；形成Nwell区、形成栅氧化层、形成多晶硅栅电极、形成N条、形成P条、进行第一P型重掺杂区、第一N型重掺杂区以及第二N型重掺杂区的注入，形成欧姆接触，引出电极第一层接触孔刻蚀，淀积铝金属，形成源极接触电极与漏极接触电极；该制造方法与传统工艺兼容性好，具有普适性，制造出的器件能够有效地减小器件面积、降低器件成本；利用本发明所述的方法制备的SOI低阻横向高压器件，可实现BV＝950V，Ron，sp＝153Ω·cm2。
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公开(公告)号：CN113078066B
公开(公告)日：2023-05-26
申请号：CN202110342787.X
申请日：2021-03-30
Applicant: 电子科技大学
IPC: H01L21/336 , H01L21/283
Abstract: 本发明提供一种分离栅功率MOSFET器件的制造方法，制备过程包括：控制栅与分离栅之间的介质层形成后，淀积或热生长一层牺牲氧化层，淀积氮化硅填充整个槽结构，其中氮化硅与MESA区硅层通过上述牺牲氧隔离开；刻蚀氮化硅后使槽内保留的氮化硅作为接下来氧化层刻蚀的屏蔽层；刻蚀氧化层至其界面高于阶梯状分离栅的上界面，随后刻蚀掉剩余的氮化硅；淀积多晶硅并回刻后形成控制栅电极。本发明制备的器件结构，控制栅下半部分较窄，可使栅源电容Cgs极大降低，同时控制栅上半部分增大了栅极电流流动的横截面积，保证栅源电容Cgs以及栅电荷Qg不退化的前提下，降低栅电阻，实现高开关速度与低开关损耗的目标。
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公开(公告)号：CN111540727B
公开(公告)日：2023-05-02
申请号：CN202010232572.8
申请日：2020-03-28
Applicant: 电子科技大学
IPC: H01L23/535 , H01L21/768 , H01L23/528
Abstract: 本发明提供一种降低小尺寸控制栅结构栅电阻的金属布线方法，在栅结构上每隔一定的间距通过重掺杂多晶硅将相邻两个控制栅槽内的栅电极相连接，在栅连接部位打孔引出金属，为第一层金属；在源区上打孔引出金属，为第二层金属；两层金属之间由介质层隔开，通过第一层金属在Y方向上与栅电极的多点接触，解决Y方向上栅电极路径过长带来的栅电阻增大问题，相邻的连接槽与槽中栅电极的重掺杂多晶硅，于Y方向上的间距可以任意调节，以达到不同的栅电阻需求，大大提高了设计灵活性，由此可利用双层金属，得到低栅电阻的小尺寸控制栅结构的金属氧化物半导体场效应管。
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