公开(公告)号：CN119092513A

公开(公告)日：2024-12-06

申请号：CN202411588853.1

申请日：2024-11-08

Applicant: 江苏芯德半导体科技股份有限公司

Inventor： 张国栋 ,  潘明东 ,  张中 ,  刘怡 ,  龙欣江 ,  谢雨龙 ,  龚臻

IPC: H01L25/18 ,  H01L25/065 ,  H01L23/495 ,  H01L21/60 ,  H01L23/482 ,  H01L23/485

Abstract: 本发明提供了一种多芯片堆叠的封装结构及其制备方法，该封装结构包括载体框架、上叠芯片组、下叠芯片组、塑封层和重布线层，载体框架包括至少一个导电柱和芯片贴装区，上叠芯片组和下叠芯片组纵向堆叠在芯片贴装区，芯片I/O接口设置在两侧边缘，塑封层包覆载体框架、上叠芯片组和下叠芯片组；在塑封层的顶面和底面分别设置至少一层重布线层，通过导电柱实现重布线层、上叠芯片组和下叠芯片组的电气连接。本发明还公开了上述封装结构的制备方法。本发明采用的3D Fanout多芯片封装结构，可以实现多个芯片的立体堆叠，从而大大提高了封装密度，相比现有的二维封装方式，可以节省更多的空间，实现更高密度的封装。