公开(公告)号：CN101378009A

公开(公告)日：2009-03-04

申请号：CN200810212536.4

申请日：2008-08-29

Applicant: 株式会社瑞萨科技

Inventor： 田冈弘展 ,  茂庭明美 ,  坂井淳二郎

IPC: H01L21/00 ,  H01L21/027 ,  G03F1/14

CPC classification number: G03F7/70466 ,  G03F1/70 ,  G03F7/70283

Abstract: 本发明提供使用双图案形成的半导体装置的制造方法及掩模，其中分配布图图案来避免成品率下降。该半导体装置的制造方法包括准备在双图案形成中使用的多个掩模的步骤。另外，还包括使用上述多个掩模来进行双图案形成的步骤。准备多个掩模的步骤包含根据使用多个掩模中的各个掩模的曝光步骤的特性，并考虑布图图案(LP1～LP4)的尺寸，将布图图案组(LPG1)分配到多个掩模上的步骤。

公开(公告)号：CN101213489A

公开(公告)日：2008-07-02

申请号：CN200680014103.7

申请日：2006-04-25

Applicant: 株式会社瑞萨科技

Inventor： 田冈弘展 ,  小野祐作

IPC: G03F1/08 ,  G06F17/50 ,  H01L21/027 ,  H01L21/82

CPC classification number: H03K19/094 ,  E21B43/24 ,  E21B47/06 ,  E21B47/123 ,  H01L27/0203

Abstract: 本发明在于提供一种包括逻辑电路的半导体装置，本发明的目的在于缩短处理时间，降低制造成本。进而，为了实现上述目的，逻辑电路的形成区域(114)包括：以规定精度被光接近修正处理的第1区域(114b，170)；以及，以低于规定精度的精度被光接近修正处理的第2区域(114a，180)。特别是，第1区域(114b，170)具有作为晶体管而动作的栅极布线(172)，第2区域(114a，180)具有不作为晶体管而动作的虚拟布图(182)。