公开(公告)号：CN113497115A

公开(公告)日：2021-10-12

申请号：CN202010798557.X

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 白石达也 ,  岛林正晴

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 导通电阻低的半导体装置，具备：第一电极和其上的第一半导体层；第一半导体层上的第二半导体层；第二半导体层上的第一半导体区域；第二半导体层上的第二半导体区域；第一绝缘膜，在第一与第二半导体区域之间设于从第一及第二半导体区域上到达第二半导体层的沟槽内，包含氧化硅；第二电极，在沟槽内隔着第一绝缘膜与第二半导体层对置，包含多晶硅；第三电极，在第二电极上，隔着包含氧化硅的第二绝缘膜与第一及第二半导体区域对置；第三绝缘膜，设于第二与第三电极之间，包含氮化硅；第一半导体区域上的第三半导体区域；第二半导体区域上的第四半导体区域；第三电极上的层间绝缘膜；以及第四电极，在层间绝缘膜上与第三及第四半导体区域电连接。

公开(公告)号：CN119730280A

公开(公告)日：2025-03-28

申请号：CN202410168070.1

申请日：2024-02-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岛林正晴

IPC: H10D30/01 ,  H10D30/66 ,  H10D64/27

Abstract: 本发明的实施方式涉及半导体装置的制造方法。在实施方式的半导体装置的制造方法中，在第一导电型的第一半导体区域的上面形成开口。在所述制造方法中，通过原子层沉积法在所述开口的上部形成第一绝缘层并使其闭塞，从而在所述开口的下部形成空隙。在所述原子层沉积法中，重复执行抑制剂相对于所述开口的下部的内面的吸附或存在于所述下部的所述内面的半导体材料的悬空键的终端化处理、以及前体相对于所述开口的上部的内面的吸附。

公开(公告)号：CN113497115B

公开(公告)日：2024-05-31

申请号：CN202010798557.X

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 白石达也 ,  岛林正晴

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 导通电阻低的半导体装置，具备：第一电极和其上的第一半导体层；第一半导体层上的第二半导体层；第二半导体层上的第一半导体区域；第二半导体层上的第二半导体区域；第一绝缘膜，在第一与第二半导体区域之间设于从第一及第二半导体区域上到达第二半导体层的沟槽内，包含氧化硅；第二电极，在沟槽内隔着第一绝缘膜与第二半导体层对置，包含多晶硅；第三电极，在第二电极上，隔着包含氧化硅的第二绝缘膜与第一及第二半导体区域对置；第三绝缘膜，设于第二与第三电极之间，包含氮化硅；第一半导体区域上的第三半导体区域；第二半导体区域上的第四半导体区域；第三电极上的层间绝缘膜；以及第四电极，在层间绝缘膜上与第三及第四半导体区域电连接。

公开(公告)号：CN114203553A

公开(公告)日：2022-03-18

申请号：CN202110900449.3

申请日：2021-08-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岛林正晴 ,  白石达也

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明的实施方式提供通态电阻低的半导体装置的制造方法。实施方式为半导体装置的制造方法，在第一导电型的半导体层形成沟槽，在沟槽内，形成含硅的第一层之后在第一层之上形成包含第一氧化物或氮化物的第二层，或者在形成第二层之后在第二层之上形成第一层，将第一层热氧化。